第一个 PCle 6 时钟缓冲器和多路复用器“静音”数据中心
瑞萨将目光锁定在数据中心和新的 pcie gen6 标准上，创造了“业界首个 pcie gen6 时序解决方案”。
不久之前，瑞萨电子发布了一系列创新的时钟缓冲器和多路复用器解决方案，声称可为 (iot)、机器学习 (ml)、云计算、人工智能 (ai) 和数据中心等多种应用提供改进的功能。
该系列的一个亮点是这些符合 pcie 6 标准的解决方案的低附加抖动能力，瑞萨表示，这使得它们无噪音，是数据中心应用的理想选择。考虑到这一点，本文探讨了最新的 pcie 标准版本、瑞萨电子的创新时序解决方案及其对数据密集型解决方案的影响。
什么是 pcle 6？pcle 6 与 pcle 3
在深入研究瑞萨的新器件系列之前，让我们先来看看 pci-sig 最近发布的pcle 6 规范。该规范承诺对广泛的数据密集型应用程序进行重大改进，提供新一代的高级功能，使其能够超越老一代，包括pcle 3。pcle 3 规范通过 128b/130b 编码机制展示了高达 8 gt/s 的数据速率。
此外，pci-sig在这一代中引入了反向通道均衡以减轻通道损耗影响，并且除了编码机制之外，均衡还允许 pcle 3 维持随后几代的速度提升。
总体而言，pcle 3 标准还支持 i/o 虚拟化、设备共享和加速器性能特性，例如原子、缓存提示和事务绕过语义——增强低延迟访问。为了促进 2010 年智能手机的发展，pcle 3 提供了低功耗状态，可实现快速的流量响应、快速的转换时间以及高达 5 pj/bit 的相对较高的功率效率。
另一方面，pcle 6 规范通过 x16 配置提供高达 64 gt/s 和高达 256 gb/s 的数据速率，超过 pcle 3 的 8 倍。该规范利用 pcie 优先脉冲幅度调制和4 级 ( pam4 ) 信令和基于 flit（流控制单元）的编码提供超过两倍的带宽增益。
pam4 信令和编码 (a) 和 pam4 错误 (b)。图片由pci-sig提供
上图显示 pam4 使用 4 个电压电平对 2 位数据进行编码。尽管信令技术表现出更高的误码率 (ber)，但它可以显着提高信道的覆盖范围。
此外，与 pcle 3 不同，pcle 6 提供轻量级的前向纠错 (fec) 和循环冗余校验 (crc)功能，可显着减少与 pam4 信令相关的 ber 增加。虽然 pcle 6 通过在 flit 模式下利用更新的数据包布局提供附加功能和简化处理，但它可以通过保持与现有 pcie 技术一代的互操作性和向后兼容性来保护客户投资并支持与现有产品的连接。
符合 pcle 6 的时钟缓冲器和多路复用器的意义
瑞萨电子最近发布了符合 pcle 6 标准的时钟缓冲器和多路复用器，以满足对数据中心/云计算和网络等高数据密集型和高速工业应用日益增长的需求。除了满足严格的 pcie 6 规范外，这些新的时钟缓冲器和多路复用器还为 pcie 5 实施提供了额外的余量。
renesas 的 rc19208a 多路复用器的框图。图片由瑞萨电子提供
由于 pcie 6 标准在最高 100 fs rms 的低时钟抖动性能下支持高达 64 gt/s 的更高数据速率，因此该标准可用于瑞萨电子的这些最新 rc190xx 时钟缓冲器和 rc192xx 多路复用器。
此外，这些符合 pcie 6 标准的时钟缓冲器和多路复用器具有低至 4 fs rms 的超低附加抖动规格，这说明了它们的无噪声，并根据下一代行业标准为面向未来的客户设计创造了可能的选择。此外，符合 pcie 6 标准的时钟提供多项低功耗特性，例如替代传统 hcsl 的超低功耗高速电流控制逻辑 (lp-hcsl)，可节省高达 85% 的功耗和多锁相具有省电和节省电路板功能的环路 (pll)。
数据中心的低附加抖动能力
如前所述，该系列的一个关键特性是低附加抖动能力。总体而言，抖动包括周期信号根据参考时钟信号的真实周期的变化或偏差。互连系统设计中的这一重要因素是广泛不受欢迎的，因为它会导致显示监视器闪烁，影响处理器性能，并对网络设备之间的无线电信号和传输数据损失产生不利影响。
一个关键的例子是计算机网络中的数据包抖动，它包括延迟变化或与网络平均延迟的偏差。抖动对各种数据密集型应用的负面影响导致对低抖动组件的需求不断增长。
因此，该系列的超低 4fs pcie 6 附加抖动能力使符合 pcie 6 的时序解决方案成为数据中心应用的解决方案。此外，低时钟抖动性能使这些最近发布的解决方案几乎无噪音，适合替代传统嘈杂的数据中心计算组件。
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什么是 pcle 6？pcle 6 与 pcle 3
在深入研究瑞萨的新器件系列之前，让我们先来看看 pci-sig 最近发布的pcle 6 规范。该规范承诺对广泛的数据密集型应用程序进行重大改进，提供新一代的高级功能，使其能够超越老一代，包括pcle 3。pcle 3 规范通过 128b/130b 编码机制展示了高达 8 gt/s 的数据速率。
此外，pci-sig在这一代中引入了反向通道均衡以减轻通道损耗影响，并且除了编码机制之外，均衡还允许 pcle 3 维持随后几代的速度提升。
总体而言，pcle 3 标准还支持 i/o 虚拟化、设备共享和加速器性能特性，例如原子、缓存提示和事务绕过语义——增强低延迟访问。为了促进 2010 年智能手机的发展，pcle 3 提供了低功耗状态，可实现快速的流量响应、快速的转换时间以及高达 5 pj/bit 的相对较高的功率效率。
另一方面，pcle 6 规范通过 x16 配置提供高达 64 gt/s 和高达 256 gb/s 的数据速率，超过 pcle 3 的 8 倍。该规范利用 pcie 优先脉冲幅度调制和4 级 ( pam4 ) 信令和基于 flit（流控制单元）的编码提供超过两倍的带宽增益。
pam4 信令和编码 (a) 和 pam4 错误 (b)。图片由pci-sig提供
上图显示 pam4 使用 4 个电压电平对 2 位数据进行编码。尽管信令技术表现出更高的误码率 (ber)，但它可以显着提高信道的覆盖范围。
此外，与 pcle 3 不同，pcle 6 提供轻量级的前向纠错 (fec) 和循环冗余校验 (crc)功能，可显着减少与 pam4 信令相关的 ber 增加。虽然 pcle 6 通过在 flit 模式下利用更新的数据包布局提供附加功能和简化处理，但它可以通过保持与现有 pcie 技术一代的互操作性和向后兼容性来保护客户投资并支持与现有产品的连接。
符合 pcle 6 的时钟缓冲器和多路复用器的意义
瑞萨电子最近发布了符合 pcle 6 标准的时钟缓冲器和多路复用器，以满足对数据中心/云计算和网络等高数据密集型和高速工业应用日益增长的需求。除了满足严格的 pcie 6 规范外，这些新的时钟缓冲器和多路复用器还为 pcie 5 实施提供了额外的余量。
renesas 的 rc19208a 多路复用器的框图。图片由瑞萨电子提供
由于 pcie 6 标准在最高 100 fs rms 的低时钟抖动性能下支持高达 64 gt/s 的更高数据速率，因此该标准可用于瑞萨电子的这些最新 rc190xx 时钟缓冲器和 rc192xx 多路复用器。
此外，这些符合 pcie 6 标准的时钟缓冲器和多路复用器具有低至 4 fs rms 的超低附加抖动规格，这说明了它们的无噪声，并根据下一代行业标准为面向未来的客户设计创造了可能的选择。此外，符合 pcie 6 标准的时钟提供多项低功耗特性，例如替代传统 hcsl 的超低功耗高速电流控制逻辑 (lp-hcsl)，可节省高达 85% 的功耗和多锁相具有省电和节省电路板功能的环路 (pll)。
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因此，该系列的超低 4fs pcie 6 附加抖动能力使符合 pcie 6 的时序解决方案成为数据中心应用的解决方案。此外，低时钟抖动性能使这些最近发布的解决方案几乎无噪音，适合替代传统嘈杂的数据中心计算组件。
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