单片机读取74HC165数据异常原因分析
0、引言
74hc165是一款高速cmos移位寄存器，电压为2.0～6.0v，驱动电流为+/-5.2ma。74hc165引脚兼容ttl（lsttl）系列（定义于jedec标准№.7a）。
74hc165是8位并行输入串行输出移位寄存器，可在末级得到互斥的串行输出（q0和q7），当并行读取（pl）输入为低时，从d0到d7口输入的并行数据将被异步地读取进寄存器内。而当pl为高时，数据将从ds输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位（q0→q1→q2，等等）。利用这种特性，只要把q7输出绑定到下一级的ds输入，即可实现并转串扩展。
74hc165的时钟输入是一个“门控或”结构，允许其中一个输入端作为低有效时钟使能（ce）输入。cp和ce的引脚分配是独立的并且在必要时，为了布线的方便可以互换。只有在cp为高时，才允许ce由低转高。在pl上升沿来临之前，cp或者ce应当置高，以防止数据在pl的活动状态发生位移。
图174hc165逻辑图
单片机的开漏口输出高电平时，需要上拉电阻，否则无法输出高电平，同时为了提高抗干扰能力还要接一个瓷片电容进行滤波。
1、现象描述 74hc165的数据装载口上拉一个10k欧姆的电阻（r160）到5v，串联一个510ω（r260）的限流电阻和滤波电容102（c69）到单片机开漏口。通过计算rc充电时间，r=r160+r260=10510ω，c=c69=1000pf，充电电压为5v，算出充电时间为42.04us。实际测量的充电时间为42us左右，同计算的时间基本一致。（若为推挽输出口控制pl脚，充电时只通过r260=510ω和电容c69=1000pf，充电时间约为2.04us）。如图2，时钟口波形为脉冲数较多的，数据装载口为脉冲数较少的，可知数据装载口还没有完全达到高电平时，就有了移位脉冲，导致移位失效，数据读取错误。
图2c为102时74hc165数据装载口和时钟口波形
若电容c改为101时，通过计算和实际测量，得到充电时间为4.204us，充电速度快了十倍，如下图3。数据装载口变为可靠的高电平后，才有移位时钟脉冲，移位成功，数据读取成功。
图3c为101时74hc165数据装载口和时钟口波形
2、原因分析 74hc165是一个8位移位寄存器（并行输入、互补串行输出），当移位/置入控制端pl为低电平时，并行数据a-h（d0-d7）被置入寄存器，而与时钟（cp）及串行数据（ds）均无关。当pl为高电平时，并行置数功能被禁止。要特别注意，移位时，pl为低电平时，移位无效。pl为高电平时，才能移位。当pl为高电平，而且ce为低电平时，与非门的输出完全由cp控制。当pl为低电平时，虽然ce为低电平，但是与非门的输出固定为高电平，不论cp电平如何变化，与非门的输出始终固定为高电平。所以，显然只有ce低电平去使能cp脉冲是不够的，同时pl也为高电平才能使cp脉冲有效。如图1中的d触发器1。
2.1pl为高电平时，由于sd和rd连接的与非门，有一个管脚连接pl的非门，是低电平，故sd（直接置1端）和rd（直接清零端）都是高电平，不影响电路工作。所以每次cp的上升沿，d端数据会移动到q端，并且锁存起来。
2.2pl为低电平时，由于sd和rd连接的与非门有一个管脚连接pl的非门，是高电平，故sd（直接置1端）和rd（直接清零端）的状态都完全根据d0决定。当d0为1时，sd为0（低电平有效），rd为1，故q1直接置1。当d0为0时，sd为1，rd为0（低电平有效），故q1直接清0。这就是数据装载的原理。同时，由于pl为低电平时，cp被与非门无效了，所以每次cp的上升沿，d端数据不会移动到q端。
3、结论 若pl的高电平不可靠时，会出现移位失败的问题，从而导致数据读取错误。要使cp的移位有效，提前必须使ce为可靠低电平且pl为可靠的高电平。当开漏口控制pl引脚时，务必注意查看由低电平到高电平的波形，是否提前于cp的上升沿。若变为高电平以后，才有cp上升沿，则没有问题;若还没有完全变为高电平，此时cp上升沿出现，则有可能移位不成功。
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74hc165是8位并行输入串行输出移位寄存器，可在末级得到互斥的串行输出（q0和q7），当并行读取（pl）输入为低时，从d0到d7口输入的并行数据将被异步地读取进寄存器内。而当pl为高时，数据将从ds输入端串行进入寄存器，在每个时钟脉冲的上升沿向右移动一位（q0→q1→q2，等等）。利用这种特性，只要把q7输出绑定到下一级的ds输入，即可实现并转串扩展。
74hc165的时钟输入是一个“门控或”结构，允许其中一个输入端作为低有效时钟使能（ce）输入。cp和ce的引脚分配是独立的并且在必要时，为了布线的方便可以互换。只有在cp为高时，才允许ce由低转高。在pl上升沿来临之前，cp或者ce应当置高，以防止数据在pl的活动状态发生位移。
图174hc165逻辑图
单片机的开漏口输出高电平时，需要上拉电阻，否则无法输出高电平，同时为了提高抗干扰能力还要接一个瓷片电容进行滤波。
1、现象描述 74hc165的数据装载口上拉一个10k欧姆的电阻（r160）到5v，串联一个510ω（r260）的限流电阻和滤波电容102（c69）到单片机开漏口。通过计算rc充电时间，r=r160+r260=10510ω，c=c69=1000pf，充电电压为5v，算出充电时间为42.04us。实际测量的充电时间为42us左右，同计算的时间基本一致。（若为推挽输出口控制pl脚，充电时只通过r260=510ω和电容c69=1000pf，充电时间约为2.04us）。如图2，时钟口波形为脉冲数较多的，数据装载口为脉冲数较少的，可知数据装载口还没有完全达到高电平时，就有了移位脉冲，导致移位失效，数据读取错误。
图2c为102时74hc165数据装载口和时钟口波形
若电容c改为101时，通过计算和实际测量，得到充电时间为4.204us，充电速度快了十倍，如下图3。数据装载口变为可靠的高电平后，才有移位时钟脉冲，移位成功，数据读取成功。
图3c为101时74hc165数据装载口和时钟口波形
2、原因分析 74hc165是一个8位移位寄存器（并行输入、互补串行输出），当移位/置入控制端pl为低电平时，并行数据a-h（d0-d7）被置入寄存器，而与时钟（cp）及串行数据（ds）均无关。当pl为高电平时，并行置数功能被禁止。要特别注意，移位时，pl为低电平时，移位无效。pl为高电平时，才能移位。当pl为高电平，而且ce为低电平时，与非门的输出完全由cp控制。当pl为低电平时，虽然ce为低电平，但是与非门的输出固定为高电平，不论cp电平如何变化，与非门的输出始终固定为高电平。所以，显然只有ce低电平去使能cp脉冲是不够的，同时pl也为高电平才能使cp脉冲有效。如图1中的d触发器1。
2.1pl为高电平时，由于sd和rd连接的与非门，有一个管脚连接pl的非门，是低电平，故sd（直接置1端）和rd（直接清零端）都是高电平，不影响电路工作。所以每次cp的上升沿，d端数据会移动到q端，并且锁存起来。
2.2pl为低电平时，由于sd和rd连接的与非门有一个管脚连接pl的非门，是高电平，故sd（直接置1端）和rd（直接清零端）的状态都完全根据d0决定。当d0为1时，sd为0（低电平有效），rd为1，故q1直接置1。当d0为0时，sd为1，rd为0（低电平有效），故q1直接清0。这就是数据装载的原理。同时，由于pl为低电平时，cp被与非门无效了，所以每次cp的上升沿，d端数据不会移动到q端。
3、结论 若pl的高电平不可靠时，会出现移位失败的问题，从而导致数据读取错误。要使cp的移位有效，提前必须使ce为可靠低电平且pl为可靠的高电平。当开漏口控制pl引脚时，务必注意查看由低电平到高电平的波形，是否提前于cp的上升沿。若变为高电平以后，才有cp上升沿，则没有问题;若还没有完全变为高电平，此时cp上升沿出现，则有可能移位不成功。
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