AMBA总线那些事之APB协议入门
咱们首先来介绍amba(advanced microcontroller bus architecture)家族中最简单的协议apb -- advanced peripheral bus。其实整个amba家族的协议也都有些年头了，1998年的时候就发布了abma2， 2003年发布了abma3 apb 1.0版，2010年发布了amba 3 apb的2.0版。因为amba2太过久远，现在主流的soc里绝大多数ip都支持的是amba3 的apb。之后老李的介绍也是基于abma 3的apb1.0。
废话不多说，先说apb能干啥，对于bus，最核心的功能就是读和写，搞清楚有哪些控制信号和读写时序是最基本的。apb的协议非常简单，控制信号也很少，咱们直接上时序图理解。
写时序
这里先插一句，amba把它的三个协议apb, ahb, 和axi的信号命名都很有规范，apb的信号都是以p开头，ahb的信号都是以h开头，axi的信号却不是以x开头，而是以a开头，这种命名方式几乎成为了在设计amba总线模块时候的潜规则，虽然arm没有规定你一定要用这种方式命名你的信号，但是在大家设计不同模块和接口的时候，大家基本都遵循这种命名规则，这样ip的使用者一眼就明白信号的用途，方便你我方便大家。
pclk是总线时钟，在上面的图中，master驱动的是paddr, pwrite, psel, penable, pwdata，而slave只驱动pready。paddr是transaction的地址，pwrite用来区分是write还是read，如果是write transaction就是1，是read就是0。pwdata就是write transaction的数据。pwdata只在write transaction起作用。
然后就是非常重要的psel， penable以及pready信号，这3个信号之间的关系标志着一次transaction的开始和结束:
psel从0变为1，表明要开始一个新的transaction。
psel为1的第一个周期，penable要为0，然后在下一个周期变为1。
当slave可以确保在下一个时钟沿接受到pwdata时，就可以把pready变为1。
当master看到pready为1后，就可以在下一个时钟沿把psel，penable拉为0，结束transaction。
注意：
pwdata，paddr, pwrite需要在psel为高一直到pready为高期间都保持稳定。
penable必须要在psel为高的第一个周期为0（称为setup phase)，第二个周期为1，直到pready为1（称为access phase)。
如果master想要在pready为高之后下一个沿立刻开始新的transaction，可以不拉低psel，而使得psel继续为1，但是一定要把penable拉低。
然后再来看看读的时序，其中psel, penable, paddr, pready都一致，区别只在于pwrite要为0， 以及是由slave来返回prdata，注意要和pready在同一个周期返回。
我们看到，apb的读和写不能同时进行，每一个transaction要么是读，要么是写，由pwrite来控制。每一个transaction至少需要2个周期。这两点导致了apb在amba三兄弟中是最低性能的，但是好处是协议简单，master和slave的设计都只需要很少的逻辑。甚至在spec里arm都帮你画好了状态机（至于ahb和axi， arm的spec就没有帮你画状态机了，你得自己设计）。
apb通常是作为peripheral ip的寄存器读写总线接口，有些ip可能年头很久，速度很慢，所以即使给了一个周期去setup，也不能够在第二个周期确保完成读或写，所以slave可以选择在没有准备好的时候不assert pready，插入wait cycle。咱们再放两个有wait state的时序图。
有wait state的写时序图
有wait state的读时序图
这和valid/ready协议有点类似，即slave不返回pready，那么master就要保证psel, penable, paddr, pwrite,pwdata稳定，直到pready为1。
另外还有个信号pslverr （apb slave error)，用于从slave向master返回transaction错误，这个错误可以由slave自己来定义，比如是非法地址访问，也可以是访问timeout了，slave无法在timeout到来之前返回有效的值，那么就可以返回pready和pslverr来通知master，并且避免总线锁死。
amb3 apb2.0又加了2个信号，pprot和pprob，这其实是把ahb和axi中关于总线transaction的保护和写操作中的按字节部分写入的功能引入apb，咱们就不过多介绍。到ahb和axi的时候再讲。
关于apb总线协议部分就这么多，老李觉得简单到可以给刚学数字电路设计这门课的本科生拿来当做一个小作业，然后让大家设计一个master和slave应该都是不错的尝试。
协议介绍完了，我们今天来介绍一个小模块：apb slice。先说说slice的作用，在soc中，如果master和slave的距离比较远，那么它们之间的bus信号要满足timing就可能有点困难，比如我们上面看到的psel, penable, paddr, pwrite这些信号从master出来，要去很远的slave，那么中间就要加很多的buffer，这引入的buffer delay就可能导致我们希望的timing不满足。这个时候就需要插入slice，给每个控制信号在中间加一级寄存器，把较长的走线缩短。当然插入的slice依然要保持bus的协议标准。简单来说，一个slice就是下面中间的那个模块，站在apb slave的角度，apb slice是它的master，从slice出来的控制信号需要满足apb的协议要求。
这里面我们一个信号一个信号来看，先来看最关键的psel
always_ff @(posedge pclk)
if(!presetn)
out_psel <= 1'b0;else if(out_penable && out_pready)
out_psel <= 1'b0;else if(in_psel && !in_penable)
out_psel <= 1'b1;思路很简单，当apb slave返回了pready，那么transaction结束，需要out_psel变为0。而当apb master拉起了in_psel且in_penable为0时，标志一个新的transaction开始，需要将out_psel拉高。
再来看penable，类似的，当out_psel为1的时候，还是分setup phase和access phase，当access phase并out_pready为1的时候，out_penable要拉回0，out_pready为0的时候penable要保持为1。在setup phase则需要把penable拉为1。
always_ff @(posedge pclk) begin
if(!presetn)
out_penable <= 1'b0;else if(out_psel)
if(out_penable && out_pready) out_penable <= 1'b0;else if(!out_penable) out_penable <= 1'b1;end
反过来，对于in_pready和in_pslverr，apb slice则作为apb master的slave来返回。只有当apb slave返回了pready和pslverr之后，apb slice才能assert in_pready。
always_ff @(posedge pclk) begin
if(!presetn)
in_pready <= 1'b0;else if(in_pready)
in_pready <= 1'b0;else if(out_pready && out_penable)
in_pready <= 1'b1;end
always_ff @(posedge pclk) begin
if(!presetn)
in_pslverr <= 1'b0;else if(in_pready)
in_pslverr <= 1'b0;else if(out_pready && out_penable)
in_pslverr <= out_pslverr;end
而对于剩下的paddr, pwrite以及prdata，由于slice的setup phase比master的setup phase晚一拍，那么只需啊在master的setup phase的时候寄存它们的值就行。
always_ff @(posedge pclk)
if(in_psel && !in_penable) begin
out_paddr <= in_paddr;out_pwrite <= in_pwrite;if(in_pwrite) out_pwdata <= in_pwdata;end
always_ff @(posedge pclk)
if(out_penable && out_pready && !out_pwrite)
in_prdata <= out_prdata;我们引入的这个slice的握手是双向的，对于每一个从master发出的transaction，只有当slave返回了out_pready之后slice才会返回给master in_pready，也就是说，slice的引入使得从master的角度看出去的延时增加了一个周期，换句话说插入了一个气泡。这个我们之前提到过的valid/ready 的ping pong buffer可以避免气泡还是有不同的。但是由于apb通常来说是低速总线，对于transaction多一个周期少一个周期其实不太关心。真正需要关心性能和访问延迟的地方一般也不会使用apb来作为总线。所以这里引入一个周期的气泡完全可以接受。
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写时序
这里先插一句，amba把它的三个协议apb, ahb, 和axi的信号命名都很有规范，apb的信号都是以p开头，ahb的信号都是以h开头，axi的信号却不是以x开头，而是以a开头，这种命名方式几乎成为了在设计amba总线模块时候的潜规则，虽然arm没有规定你一定要用这种方式命名你的信号，但是在大家设计不同模块和接口的时候，大家基本都遵循这种命名规则，这样ip的使用者一眼就明白信号的用途，方便你我方便大家。
pclk是总线时钟，在上面的图中，master驱动的是paddr, pwrite, psel, penable, pwdata，而slave只驱动pready。paddr是transaction的地址，pwrite用来区分是write还是read，如果是write transaction就是1，是read就是0。pwdata就是write transaction的数据。pwdata只在write transaction起作用。
然后就是非常重要的psel， penable以及pready信号，这3个信号之间的关系标志着一次transaction的开始和结束:
psel从0变为1，表明要开始一个新的transaction。
psel为1的第一个周期，penable要为0，然后在下一个周期变为1。
当slave可以确保在下一个时钟沿接受到pwdata时，就可以把pready变为1。
当master看到pready为1后，就可以在下一个时钟沿把psel，penable拉为0，结束transaction。
注意：
pwdata，paddr, pwrite需要在psel为高一直到pready为高期间都保持稳定。
penable必须要在psel为高的第一个周期为0（称为setup phase)，第二个周期为1，直到pready为1（称为access phase)。
如果master想要在pready为高之后下一个沿立刻开始新的transaction，可以不拉低psel，而使得psel继续为1，但是一定要把penable拉低。
然后再来看看读的时序，其中psel, penable, paddr, pready都一致，区别只在于pwrite要为0， 以及是由slave来返回prdata，注意要和pready在同一个周期返回。
我们看到，apb的读和写不能同时进行，每一个transaction要么是读，要么是写，由pwrite来控制。每一个transaction至少需要2个周期。这两点导致了apb在amba三兄弟中是最低性能的，但是好处是协议简单，master和slave的设计都只需要很少的逻辑。甚至在spec里arm都帮你画好了状态机（至于ahb和axi， arm的spec就没有帮你画状态机了，你得自己设计）。
apb通常是作为peripheral ip的寄存器读写总线接口，有些ip可能年头很久，速度很慢，所以即使给了一个周期去setup，也不能够在第二个周期确保完成读或写，所以slave可以选择在没有准备好的时候不assert pready，插入wait cycle。咱们再放两个有wait state的时序图。
有wait state的写时序图
有wait state的读时序图
这和valid/ready协议有点类似，即slave不返回pready，那么master就要保证psel, penable, paddr, pwrite,pwdata稳定，直到pready为1。
另外还有个信号pslverr （apb slave error)，用于从slave向master返回transaction错误，这个错误可以由slave自己来定义，比如是非法地址访问，也可以是访问timeout了，slave无法在timeout到来之前返回有效的值，那么就可以返回pready和pslverr来通知master，并且避免总线锁死。
amb3 apb2.0又加了2个信号，pprot和pprob，这其实是把ahb和axi中关于总线transaction的保护和写操作中的按字节部分写入的功能引入apb，咱们就不过多介绍。到ahb和axi的时候再讲。
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always_ff @(posedge pclk)
if(!presetn)
out_psel <= 1'b0;else if(out_penable && out_pready)
out_psel <= 1'b0;else if(in_psel && !in_penable)
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再来看penable，类似的，当out_psel为1的时候，还是分setup phase和access phase，当access phase并out_pready为1的时候，out_penable要拉回0，out_pready为0的时候penable要保持为1。在setup phase则需要把penable拉为1。
always_ff @(posedge pclk) begin
if(!presetn)
out_penable <= 1'b0;else if(out_psel)
if(out_penable && out_pready) out_penable <= 1'b0;else if(!out_penable) out_penable <= 1'b1;end
反过来，对于in_pready和in_pslverr，apb slice则作为apb master的slave来返回。只有当apb slave返回了pready和pslverr之后，apb slice才能assert in_pready。
always_ff @(posedge pclk) begin
if(!presetn)
in_pready <= 1'b0;else if(in_pready)
in_pready <= 1'b0;else if(out_pready && out_penable)
in_pready <= 1'b1;end
always_ff @(posedge pclk) begin
if(!presetn)
in_pslverr <= 1'b0;else if(in_pready)
in_pslverr <= 1'b0;else if(out_pready && out_penable)
in_pslverr <= out_pslverr;end
而对于剩下的paddr, pwrite以及prdata，由于slice的setup phase比master的setup phase晚一拍，那么只需啊在master的setup phase的时候寄存它们的值就行。
always_ff @(posedge pclk)
if(in_psel && !in_penable) begin
out_paddr <= in_paddr;out_pwrite <= in_pwrite;if(in_pwrite) out_pwdata <= in_pwdata;end
always_ff @(posedge pclk)
if(out_penable && out_pready && !out_pwrite)
in_prdata <= out_prdata;我们引入的这个slice的握手是双向的，对于每一个从master发出的transaction，只有当slave返回了out_pready之后slice才会返回给master in_pready，也就是说，slice的引入使得从master的角度看出去的延时增加了一个周期，换句话说插入了一个气泡。这个我们之前提到过的valid/ready 的ping pong buffer可以避免气泡还是有不同的。但是由于apb通常来说是低速总线，对于transaction多一个周期少一个周期其实不太关心。真正需要关心性能和访问延迟的地方一般也不会使用apb来作为总线。所以这里引入一个周期的气泡完全可以接受。
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