模数转换器时钟优化：测试工程视角
作者：rob reeder, wayne green, and robert shillito
系统时钟优化既具有挑战性，又有益。设计具有可观的350飞秒（fs）抖动的模数转换器编码电路可能相对容易，但这是否足以满足当今的高速要求？例如，当使用100 mhz采样时钟在奈奎斯特测试ad9446-100（16位、100 mhz adc）时，350 fs的抖动会使信噪比（snr）降低约3 db。当同一设备在 3rd奈奎斯特区 使用105 mhz模拟输入时，性能下降可高达10 db。为了将时钟抖动降低到更可容忍的100 fs或更低，设计人员需要了解时钟抖动的来源，以及adc可以容忍的抖动量。如果意识到时钟电路性能是抖动受限的，并且这个问题本可以在设计阶段更容易预防，这可能会非常令人沮丧（为时已晚）。
我们将在这里考虑相关的时钟规格和实现高速转换器预期性能的方法——利用一些专业知识和经验。从典型的adc时钟方案（如图1所示）开始，我们将重点介绍可用于优化信号链中每个点时钟的技术，并确定一些应避免使用的常用技术。
图1.典型时钟信号链。
什么是抖动？
抖动可能是开发良好系统时钟电路的最重要参数，因此回顾一些基础知识并了解该术语的含义非常重要。许多技术论文将抖动的数学描述到了n度;然而，为获得良好转换器性能而设计并不完全取决于抖动的确切描述。人们还必须了解它如何进入系统以及如何将其影响降至最低。
抖动是时钟边沿位置的变化;它会产生时序误差，直接导致转换幅度精度误差（图 2a）。增加模拟输入频率会增加输入信号的斜率，从而放大转换误差（图 2b）。需要注意的是，转换误差的大小是相对的——10 位器件的 0.5 lsb（最低有效位）转换误差相当于 16 位器件的 32 lsb 误差。这意味着随着adc分辨率和模拟输入频率的增加，抖动变得更加重要。
图2.转换误差与时钟抖动和模拟输入频率呈函数关系。
由于这种关系直观上显而易见，工程师最终将通过将adc的性能与编码时钟的抖动相关联来确定可接受的抖动量。公式1定义了具有无限分辨率的完美adc的snr （db）和频率，而公式2是具有n位（10、12、14或16）位分辨率的完美adc的snr （db）。
（见图3的对角线）
(1)
（见图3的水平线）
(2)
图 3 结合了这两个等式。交叉点允许用户确定给定模拟输入频率下可以容忍的总时钟抖动量。在低频下，精度受到转换器分辨率的限制。然而，随着输入频率的增加，adc的性能会达到一个点，超过这个点，adc的性能将受到系统总时钟抖动的影响。对于交叉路口左侧的输入频率，较低的抖动不太可能成为问题。
图3.理想adc的snr与模拟输入频率和抖动的关系
但是，如果模拟输入频率靠近或位于交叉路口右侧，则必须降低频率或分辨率，或者必须改进抖动规格。因此，随着抖动间隔的增加，snr性能由时钟系统抖动主导的点发生在越来越低的频率下。
例如，如果使用抖动为350 fs的时钟测试14位adc，则模拟输入频率必须限制在35 mhz以下的频率（14位电平和350 fs斜率的交点），以避免性能显著降低。如果抖动可以降低到100 fs，则可以处理高达125 mhz的输入频率。
实际上，这种使用这些一阶近似的简化模型在模拟测试频率接近交叉点时失去有效性。为了充分了解时钟抖动对adc性能的影响，除了分辨率外，还需要考虑量化噪声和模拟输入幅度（公式3，基于进一步读数9）。
其中
snr = 信噪比，单位为 db。
fa = 满量程正弦波的模拟输入频率。
tj rms = 组合均方根内部 adc 抖动和外部时钟抖动。
ε = adc的平均差分非线性度（dnl），单位为lsb。
n = adc 的分辨率（以位为单位）。
v噪声有效值 = adc的有效输入噪声。
如果 tj rms = 0，则 ε = 0，并且v噪声有效值= 0，上面的等式简化为熟悉的信噪比 = 6.02n + 1.76db
例如，假设adc具有0.5 lsb量化噪声，测试时，模拟输入幅度将比满量程低0.5 db。图4结合了公式2和公式3，表明编码时钟抖动在低于简化模型的频率下会影响snr性能。
图4.snr是模拟输入频率、时钟抖动和量化噪声的函数。
前面的示例表明，在模拟输入频率接近35 mhz之前，具有350 fs抖动的时钟不会影响14位adc的snr。但是，当考虑量化噪声、输入频率和输入幅度的影响时，应考虑低至10 mhz的输入频率。同样，时钟上100 fs的抖动也会导致snr在低于100 mhz的频率下下降。
保持抖动
现在我们已经回顾了抖动的基础知识，我们可以考虑抖动的来源。任何可以调制adc时钟边沿转换的因素都会引入或影响抖动。其中包括串扰、emi（电磁干扰）、接地效应和电源噪声。
串扰引起的抖动可能发生在任何两条相邻的走线中。如果一条走线承载信号，而附近的并联走线承载变化的电流，则信号走线中将感应出电压;如果是时钟信号，时钟边沿发生的时间将被调制。
敏感信号走线上的emi辐射也会引起抖动。emi 由开关电源、高压电源线、rf 信号和其他类似来源产生。emi通过调制信号或时钟时序的电或磁耦合产生与串扰类似的效果。
图5显示了电磁干扰对snr的影响。蓝色曲线表示ad9446的基准snr与频率的关系，采用外部时钟和线性电源。时钟不会以任何方式连接到评估板上。红色曲线表示将同一时钟电路固定或焊接到由开关电源供电的电路板上时发生的性能下降。绿色曲线表明，如果振荡器被扼流并滤除该电源，则可以大幅改善转换器的性能。
图5.转换器性能与振荡器电源配置和频率的关系
由于开关电流或接地连接不当而导致的弹跳接地也会导致抖动。当多个栅极同时开关时，开关电流会变大。这会导致电源和接地层上的电流尖峰，使时钟电路或模拟输入信号上的阈值电压发生电平转换。请考虑以下示例：
假设栅极输出具有来自 pcb 走线和接收器栅极输入的 10pf 组合负载。当栅极开关时，10 ma的动态电流可以流入或流出每个输出。[10 ma来自10 pf×1 v/ns，即cmos栅极的典型压摆率（i = c dv/dt）。因此，如果12个栅极同时开关，则中间电平转换可以解释120 ma的动态电流。这将导致通过电源引线吸收较大的电流尖峰，其中一个引线可能是接地的。引线电阻引起的瞬态压降（反弹）将影响所有依赖它处于接地电位的电路。
为了减少这些源引起的抖动，应采用良好的布局实践和适当的电路分区 必须将模拟电路和数字电路限制在各自的域中！每一层都应遵守这一原则，以确保良好的隔离。重要的是要了解返回电流相对于其源极的流动方式，并避免模拟和数字电路之间的任何侵占或交叉。总之，敏感的模拟输入和时钟走线必须远离可能以不希望的方式影响它们的其他电路和走线。
改善抖动意味着改善压摆
既然已经涵盖了抖动的基础知识及其可能的有害影响，那么有人可能会问：“如何改进系统时钟或时钟电路以减少抖动？
回顾最初的讨论，只有在时钟的转换或阈值周期内存在抖动或噪声时，才会破坏adc的时序，如图6所示。通过提高压摆率使该边沿（以及阈值周期）更快，将不可避免地减少阈值周期内噪声存在的时间，并有效减少引入系统的rms（均方根）抖动量。
图6.差分时钟阈值/转换区域的扩展视图。
请记住，增加的压摆率不会影响原始信号质量，只会影响通过阈值区域的转换时间。要确认此语句，请参阅图 2b。请注意，信号摆幅越快，在过渡区域花费的时间就越少。图7显示了抖动和压摆率之间的反比关系。与此相关的是，对于70 mhz模拟输入，12位adc需要100 fs的最小均方根抖动，需要1 v/ns的压摆率。
图7.rms 抖动与压摆率的关系
因此，最小化抖动意味着提高时钟边沿的压摆率。一种方法是改进时钟源本身。图8比较了在一定模拟输入频率范围内用作adi公司性能最高的adc（16位、80 msps ad9446）的时钟源时，多种不同的“现成”振荡器。
图8.ad9446-80的性能受振荡器源选择的影响。
通常，使用定制的高性能时钟振荡器来表征adi公司adc实现的基准性能（蓝色迹线）。然而，并非所有这些高速转换器的用户都能负担得起高性能、烤箱控制、低抖动振荡器所需的成本或空间，但现有的高性价比振荡器即使在高模拟输入频率下也能实现合理的性能。图8显示了一些经济实惠的设备的性能范围。
重要的一点是，在选择“现成”振荡器时应小心，因为振荡器供应商并不都倾向于以相同的方式指定或测量抖动。确定哪种振荡器最适合特定应用的一种实用方法是收集少量振荡器并直接在系统中进行测试。通过将此选择作为唯一的变量，可以对性能进行预测（假设振荡器供应商保持合理的质量控制标准）。更好的办法是联系振荡器制造商以获取抖动或相位噪声数据，并获得有关如何最好地端接器件的建议。振荡器端接不当会严重降低转换器的无杂散动态范围（sfdr）。
进一步改进
如果基于价格和性能的最佳振荡器仍然不够，则可以考虑使用频分和/或滤波。公式4描述了正弦波振荡器的输出：
(4)
有两个参数会影响压摆率：信号频率（f）和幅度（a）。增加其中任何一个都将提高压摆率，并将系统时钟抖动降低到更理想的数字。通常更容易提高时钟频率。然后，分频将用于产生所需的转换器时钟速率，以及馈送系统时钟树中的其他级。
分频器确实会增加电路元件和功率要求方面的成本。它们还会增加抖动。添加到时钟信号链中的每个有源分量都会增加总抖动。
(5)
使用分频器时，必须考虑所有相关规格。adi时钟分频器产品的典型特征是ad951x系列，其通常仅增加约250 fs。除了内置除法功能外，还提供时钟分配和占空比控制等功能。
值得注意的是，时钟分频器必须绝对地对整体抖动做出最小贡献;但由于它们提供的频率降低，它们的输出抖动成为输出周期的较小部分，因此引入的误差较小。例如，如果 100 mhz 时钟源和链中的其他成员贡献 800 fs 的抖动（约为 10 ns 周期的 12.5%），并且时钟分频器将频率降低到 10 mhz，同时引入 250 fs 的抖动，则产生的 840 fs 抖动不到 100 ns 输出周期的 1%。
由于公式5的结果是，由于最大贡献者主导了整体抖动，时钟源的最大抖动不应超过最大贡献因素的三分之一，但不一定少很多。实际选择取决于应用的性能要求（例如给定频率范围内的snr）、可用系统组件的特性以及通常的尺寸和成本限制。
降低相位噪声
如公式5所示，总抖动是时钟清理电路抖动的和方根（rss），以及源和任何其他中间分量的抖动。因此，如果分压器电路由噪声极强的源驱动，则分压器电路的全部潜力可能无法完全实现，仅仅是因为最大的抖动项主导了等式。在这种情况下，请考虑在时钟源和分频器电路之间使用无源窄带滤波器。
为了说明滤波的优势，请考虑抖动规格为800 fs的源。如果在源极和转换器之间放置一个时钟分频器电路，即使分频器电路的性能要好得多，抖动也可以降低到大约500 fs。但是，通过在源极和分压器电路之间放置5%lc带通滤波器，抖动可以降低到250 fs。（见图9）。
图9.通过时钟分频和滤波减少抖动。
为了了解滤波器如何改善正弦源的抖动，考虑频域中的抖动并从相位噪声图估计其值会很有用。尽管计算很简单，并且提供了一种很好的比较方法，但它没有考虑压摆率等非线性因素。因此，该模型通常会预测比实际存在的更多的抖动。
为了进行计算，将相位噪声图划分为多个频率区域，并计算每个区域的积分噪声功率，如图10所示。这允许识别来自每个区域的抖动贡献，以及源的总抖动（通过rss求和）。对于这些方程，f0是载波频率。积分相位噪声乘以2的平方根，因为该图代表两个边带之一。
图 10.根据相位噪声计算抖动。
现在考虑一个具有 800-fs 抖动的源。绘制源的相位噪声（图11）可以轻松确定大部分抖动来自频域中的哪个位置。在具有800-fs抖动的时钟的情况下，可以看出频谱中抖动的主要部分是宽带。因此，在采样型系统中，强调降低宽带噪声至关重要。
图 11a.800 fs源的相位噪声图。
图 11b.800-fs源的相位噪声，带通lc多极点滤波器，应用5%通带。
在时钟源输出端使用具有5%通带（5% lcbp）的简单带通lc多极点滤波器可以大大提高性能，如图11b所示。请注意从 800 fs 到小于 300 fs 的改进。这相当于snr提高了12 db以上。
5%的lcbp滤波器可以很容易地获得，但它们可能又大又贵。另一种方法是使用晶体型过滤器。图12显示了相位噪声从800 fs改善到100 fs以下的情况。这比 5% lcbp 滤波器的 12 db 额外提高了 3 db，总共提高了 15 db！
图 12.带晶体滤波器的800-fs源的相位噪声。
为了证明具有噪声源的级联晶体滤波器的有效性，使用旧的台式脉冲发生器对16位、100 mhz ad9446-100 adc进行计时进行了实验。未经滤波后，发生器的抖动大于4 ps，导致snr下降超过30 db。应用晶体滤波器后，计算出的抖动接近 50 fs，从而改善了接近数据手册典型性能的 snr（图 13）。
图 13.晶体滤光片很有帮助，即使有嘈杂的光源。
晶体滤波器的通带区域非常窄（通常为<1%）可以将许多源的抖动降低到100 fs以下，但它们会增加费用，并且比有源滤波器体积更大。还值得注意的是，晶体滤波器的输入/输出范围有限，为5 dbm至10 dbm。将它们推到超出其指定范围将导致失真，从而可能降低adc的sfdr。最后，一些晶体滤波器可能需要外部元件进行阻抗匹配。过滤器可以完成这项工作，但它们需要额外的零件、棘手的匹配和额外的成本。
用于提高压摆率的分压器和滤波器解决方案的快速摘要如表1所示。
表 1.分频器和滤波器权衡总结
分 5% lcbp 滤波器 晶体过滤器
优点 低成本（5 至 20 美元）。
低频时压摆率高。
可以改变占空比。
时钟分配芯片 = 更多输出可用 使用适当的源，可以实现小于100 fs的抖动。
交货时间短。
高最大输入功率。 所有信号源的超低抖动。
非常小（也可匹配 50 欧姆）。
缺点 最佳情况下抖动 ~ 200 fs 至 250 fs。 编码限制为通带频率。
占空比限制为 50%。
比分隔器贵（~300美元）。 编码限制为通带频率。
占空比限制为 50%。
自定义成本导致成本比 lcbp 增加 50%。
别忘了 为获得最佳性能，请在分频器之前放置一个带通滤波器。 分隔线会使事情变得更糟。
最大输出功率受滤波器插入损耗和最大指定输入功率的限制。 最大输出功率受滤波器插入损耗和最大指定输入功率的限制。
订购定制滤波器时要求高最大功率。
最好在信号接近adc时钟输入之前使用背靠背肖特基二极管对信号进行削波。这允许增加源幅度，从而提高压摆率，同时将时钟幅度保持在与转换器时钟输入兼容的水平。
如果时钟系统较小或最后一级的走线长度较短，则考虑将变压器与削波二极管配合使用。变压器是无源的，不会给整个时钟信号增加抖动。变压器还可用于为振荡器的信号电压提供增益，从而增加公式4中的a项（幅度）。最后，变压器固有地提供通带滤波。具有增益（1：2或1：4阻抗比）的器件具有更窄的带宽，从而提供更好的时钟信号滤波。变压器还可以将该单端信号转换为差分信号，这在当今的adc时钟输入接口中很常见，强烈推荐使用。
请记住，并非所有二极管都能同样出色地工作（图 14）。“基线”条件是性能最佳的二极管的性能，相对于该测试批次中的所有其他二极管，在相同条件下测量。仔细阅读规格，特别注意动态电阻和总电容规格。具有低r和c值的二极管可以提高削波速度。
图 14.ad9446-80的性能受削波肖特基二极管选择的影响。
此处使用16位、80 msps adcad9446作为测试平台;唯一的变化是背靠背二极管的源。用于此评估的电路如图15所示。
图 15.ad9446时钟电路的数据如图14所示。
时钟硬件接口中的抖动降低
与adc的时钟输入引脚接口时，可以使用许多电路和解决方案。然而，回顾公式5
提醒我们，一个有效的预期是信号链中的每个有源元件（振荡器源、驱动器或扇出门、分频器等）都会增加呈现给adc时钟输入引脚的抖动总量。图16显示，在具有300 fs抖动的源上增加两个门（每个门贡献700 fs的抖动）可能会将分辨率从约12位降低到140 mhz时小于10位。
图 16.多个驱动器栅极可增加抖动并降低 snr。
因此，最小化时钟信号链中的元件数量有助于保持较低的总rss抖动。
选择的时钟门类型也值得注意。当寻求在高模拟输入频率下获得良好性能时，简单的逻辑门可能不是最佳选择。最好仔细阅读候选器件的数据手册，并了解相关规格，例如抖动和偏斜。当他们要处理抖动极低的源时，这一点尤其重要。例如，在图 17 中，源 a 有 800 fs 的抖动，源 b 有 125 fs 的抖动。使用晶体滤波器，相应的抖动电平可以降低到175 fs和60 fs。但是，在这两种情况下，分频器（或具有类似抖动规格的栅极）都可以将抖动增加到200 fs以上。这强调了一个事实，即在时钟信号链中正确选择和放置时钟驱动器非常重要。
图 17.门会增加抖动。
另一种常见的方法导致明显无法实现数据手册的性能。使用fpga（通常使用数字时钟管理器dcm，提供时钟分频）可以相当简单地实现灵活的栅极驱动器。然而，如图18所示，这种方法在使用ad9446-80（80 msps adc）时会降低snr成本巨大;例如，能够实现 13 位 enob。高性能振荡器可在一定频率范围内建立基准snr性能，如红色曲线所示。绿色曲线显示了使用相同时钟但使用fpga作为高性能振荡器和转换器之间的栅极驱动器时的性能差异。在 40 mhz 时，fpga 可将 snr 降低至 52 db（8.7 位性能），而 dcm 可将 snr 进一步降低 8 db（1.3 位）。这种性能差异非常惊人，snr下降29 db，这意味着仅fpga驱动器栅极就具有大约10 ps的附加抖动，使用公式1！
图 18.ad9446-80的性能受fpga栅极驱动电路的影响。
选择最佳的时钟驱动器门可能很困难。表2粗略比较了市场上许多驱动器栅极的附加抖动。表格下半部分的建议可能有助于获得良好的adc性能。
表 2.时钟驱动器栅极及其附加抖动摘要
逻辑家族 评论
fpga 33 ps 至 50 ps（仅限驱动器门，不包括 dll/pll 的内部门）1
74ls00 4.94 页/秒2
74hc700 2.2 页/秒2
74act00 0.99 点2
mc100el16 聚乙烯 0.7 页/秒1
ad951x 系列 0.22 页/秒1
nbsg16，减少摆幅ecl（0.1 v） 0.2 页/秒1
adclk9xx，ecl 时钟驱动器系列 0.1 页/秒1
1制造商的规格。
2基于adc snr退化的计算值。
结论
了解整个时钟系统对于实现转换器的最佳性能至关重要。图3以及公式1和2是应用具有极高分辨率的抖动限制adc或“完美”n位adc的时钟要求的有用指南。如果模拟输入频率远低于这些线路的交点，则必须考虑时钟源和相关电路，从而减少抖动。
降低系统时钟电路的抖动可以通过多种方式实现，包括改进时钟源、滤波和/或分频，以及正确选择时钟电路硬件。记得注意时钟的压摆率。这将决定在转换期间可能损坏转换器的噪声量。最小化此转换时间可以提高转换器的性能。
仅使用必要的电路来驱动和分配时钟，因为信号链中的每个元件都会增加整体抖动。最后，不要使用“廉价”的硬件门;他们的表现可能令人失望。
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我们将在这里考虑相关的时钟规格和实现高速转换器预期性能的方法——利用一些专业知识和经验。从典型的adc时钟方案（如图1所示）开始，我们将重点介绍可用于优化信号链中每个点时钟的技术，并确定一些应避免使用的常用技术。
图1.典型时钟信号链。
什么是抖动？
抖动可能是开发良好系统时钟电路的最重要参数，因此回顾一些基础知识并了解该术语的含义非常重要。许多技术论文将抖动的数学描述到了n度;然而，为获得良好转换器性能而设计并不完全取决于抖动的确切描述。人们还必须了解它如何进入系统以及如何将其影响降至最低。
抖动是时钟边沿位置的变化;它会产生时序误差，直接导致转换幅度精度误差（图 2a）。增加模拟输入频率会增加输入信号的斜率，从而放大转换误差（图 2b）。需要注意的是，转换误差的大小是相对的——10 位器件的 0.5 lsb（最低有效位）转换误差相当于 16 位器件的 32 lsb 误差。这意味着随着adc分辨率和模拟输入频率的增加，抖动变得更加重要。
图2.转换误差与时钟抖动和模拟输入频率呈函数关系。
由于这种关系直观上显而易见，工程师最终将通过将adc的性能与编码时钟的抖动相关联来确定可接受的抖动量。公式1定义了具有无限分辨率的完美adc的snr （db）和频率，而公式2是具有n位（10、12、14或16）位分辨率的完美adc的snr （db）。
（见图3的对角线）
(1)
（见图3的水平线）
(2)
图 3 结合了这两个等式。交叉点允许用户确定给定模拟输入频率下可以容忍的总时钟抖动量。在低频下，精度受到转换器分辨率的限制。然而，随着输入频率的增加，adc的性能会达到一个点，超过这个点，adc的性能将受到系统总时钟抖动的影响。对于交叉路口左侧的输入频率，较低的抖动不太可能成为问题。
图3.理想adc的snr与模拟输入频率和抖动的关系
但是，如果模拟输入频率靠近或位于交叉路口右侧，则必须降低频率或分辨率，或者必须改进抖动规格。因此，随着抖动间隔的增加，snr性能由时钟系统抖动主导的点发生在越来越低的频率下。
例如，如果使用抖动为350 fs的时钟测试14位adc，则模拟输入频率必须限制在35 mhz以下的频率（14位电平和350 fs斜率的交点），以避免性能显著降低。如果抖动可以降低到100 fs，则可以处理高达125 mhz的输入频率。
实际上，这种使用这些一阶近似的简化模型在模拟测试频率接近交叉点时失去有效性。为了充分了解时钟抖动对adc性能的影响，除了分辨率外，还需要考虑量化噪声和模拟输入幅度（公式3，基于进一步读数9）。
其中
snr = 信噪比，单位为 db。
fa = 满量程正弦波的模拟输入频率。
tj rms = 组合均方根内部 adc 抖动和外部时钟抖动。
ε = adc的平均差分非线性度（dnl），单位为lsb。
n = adc 的分辨率（以位为单位）。
v噪声有效值 = adc的有效输入噪声。
如果 tj rms = 0，则 ε = 0，并且v噪声有效值= 0，上面的等式简化为熟悉的信噪比 = 6.02n + 1.76db
例如，假设adc具有0.5 lsb量化噪声，测试时，模拟输入幅度将比满量程低0.5 db。图4结合了公式2和公式3，表明编码时钟抖动在低于简化模型的频率下会影响snr性能。
图4.snr是模拟输入频率、时钟抖动和量化噪声的函数。
前面的示例表明，在模拟输入频率接近35 mhz之前，具有350 fs抖动的时钟不会影响14位adc的snr。但是，当考虑量化噪声、输入频率和输入幅度的影响时，应考虑低至10 mhz的输入频率。同样，时钟上100 fs的抖动也会导致snr在低于100 mhz的频率下下降。
保持抖动
现在我们已经回顾了抖动的基础知识，我们可以考虑抖动的来源。任何可以调制adc时钟边沿转换的因素都会引入或影响抖动。其中包括串扰、emi（电磁干扰）、接地效应和电源噪声。
串扰引起的抖动可能发生在任何两条相邻的走线中。如果一条走线承载信号，而附近的并联走线承载变化的电流，则信号走线中将感应出电压;如果是时钟信号，时钟边沿发生的时间将被调制。
敏感信号走线上的emi辐射也会引起抖动。emi 由开关电源、高压电源线、rf 信号和其他类似来源产生。emi通过调制信号或时钟时序的电或磁耦合产生与串扰类似的效果。
图5显示了电磁干扰对snr的影响。蓝色曲线表示ad9446的基准snr与频率的关系，采用外部时钟和线性电源。时钟不会以任何方式连接到评估板上。红色曲线表示将同一时钟电路固定或焊接到由开关电源供电的电路板上时发生的性能下降。绿色曲线表明，如果振荡器被扼流并滤除该电源，则可以大幅改善转换器的性能。
图5.转换器性能与振荡器电源配置和频率的关系
由于开关电流或接地连接不当而导致的弹跳接地也会导致抖动。当多个栅极同时开关时，开关电流会变大。这会导致电源和接地层上的电流尖峰，使时钟电路或模拟输入信号上的阈值电压发生电平转换。请考虑以下示例：
假设栅极输出具有来自 pcb 走线和接收器栅极输入的 10pf 组合负载。当栅极开关时，10 ma的动态电流可以流入或流出每个输出。[10 ma来自10 pf×1 v/ns，即cmos栅极的典型压摆率（i = c dv/dt）。因此，如果12个栅极同时开关，则中间电平转换可以解释120 ma的动态电流。这将导致通过电源引线吸收较大的电流尖峰，其中一个引线可能是接地的。引线电阻引起的瞬态压降（反弹）将影响所有依赖它处于接地电位的电路。
为了减少这些源引起的抖动，应采用良好的布局实践和适当的电路分区 必须将模拟电路和数字电路限制在各自的域中！每一层都应遵守这一原则，以确保良好的隔离。重要的是要了解返回电流相对于其源极的流动方式，并避免模拟和数字电路之间的任何侵占或交叉。总之，敏感的模拟输入和时钟走线必须远离可能以不希望的方式影响它们的其他电路和走线。
改善抖动意味着改善压摆
既然已经涵盖了抖动的基础知识及其可能的有害影响，那么有人可能会问：“如何改进系统时钟或时钟电路以减少抖动？
回顾最初的讨论，只有在时钟的转换或阈值周期内存在抖动或噪声时，才会破坏adc的时序，如图6所示。通过提高压摆率使该边沿（以及阈值周期）更快，将不可避免地减少阈值周期内噪声存在的时间，并有效减少引入系统的rms（均方根）抖动量。
图6.差分时钟阈值/转换区域的扩展视图。
请记住，增加的压摆率不会影响原始信号质量，只会影响通过阈值区域的转换时间。要确认此语句，请参阅图 2b。请注意，信号摆幅越快，在过渡区域花费的时间就越少。图7显示了抖动和压摆率之间的反比关系。与此相关的是，对于70 mhz模拟输入，12位adc需要100 fs的最小均方根抖动，需要1 v/ns的压摆率。
图7.rms 抖动与压摆率的关系
因此，最小化抖动意味着提高时钟边沿的压摆率。一种方法是改进时钟源本身。图8比较了在一定模拟输入频率范围内用作adi公司性能最高的adc（16位、80 msps ad9446）的时钟源时，多种不同的“现成”振荡器。
图8.ad9446-80的性能受振荡器源选择的影响。
通常，使用定制的高性能时钟振荡器来表征adi公司adc实现的基准性能（蓝色迹线）。然而，并非所有这些高速转换器的用户都能负担得起高性能、烤箱控制、低抖动振荡器所需的成本或空间，但现有的高性价比振荡器即使在高模拟输入频率下也能实现合理的性能。图8显示了一些经济实惠的设备的性能范围。
重要的一点是，在选择“现成”振荡器时应小心，因为振荡器供应商并不都倾向于以相同的方式指定或测量抖动。确定哪种振荡器最适合特定应用的一种实用方法是收集少量振荡器并直接在系统中进行测试。通过将此选择作为唯一的变量，可以对性能进行预测（假设振荡器供应商保持合理的质量控制标准）。更好的办法是联系振荡器制造商以获取抖动或相位噪声数据，并获得有关如何最好地端接器件的建议。振荡器端接不当会严重降低转换器的无杂散动态范围（sfdr）。
进一步改进
如果基于价格和性能的最佳振荡器仍然不够，则可以考虑使用频分和/或滤波。公式4描述了正弦波振荡器的输出：
(4)
有两个参数会影响压摆率：信号频率（f）和幅度（a）。增加其中任何一个都将提高压摆率，并将系统时钟抖动降低到更理想的数字。通常更容易提高时钟频率。然后，分频将用于产生所需的转换器时钟速率，以及馈送系统时钟树中的其他级。
分频器确实会增加电路元件和功率要求方面的成本。它们还会增加抖动。添加到时钟信号链中的每个有源分量都会增加总抖动。
(5)
使用分频器时，必须考虑所有相关规格。adi时钟分频器产品的典型特征是ad951x系列，其通常仅增加约250 fs。除了内置除法功能外，还提供时钟分配和占空比控制等功能。
值得注意的是，时钟分频器必须绝对地对整体抖动做出最小贡献;但由于它们提供的频率降低，它们的输出抖动成为输出周期的较小部分，因此引入的误差较小。例如，如果 100 mhz 时钟源和链中的其他成员贡献 800 fs 的抖动（约为 10 ns 周期的 12.5%），并且时钟分频器将频率降低到 10 mhz，同时引入 250 fs 的抖动，则产生的 840 fs 抖动不到 100 ns 输出周期的 1%。
由于公式5的结果是，由于最大贡献者主导了整体抖动，时钟源的最大抖动不应超过最大贡献因素的三分之一，但不一定少很多。实际选择取决于应用的性能要求（例如给定频率范围内的snr）、可用系统组件的特性以及通常的尺寸和成本限制。
降低相位噪声
如公式5所示，总抖动是时钟清理电路抖动的和方根（rss），以及源和任何其他中间分量的抖动。因此，如果分压器电路由噪声极强的源驱动，则分压器电路的全部潜力可能无法完全实现，仅仅是因为最大的抖动项主导了等式。在这种情况下，请考虑在时钟源和分频器电路之间使用无源窄带滤波器。
为了说明滤波的优势，请考虑抖动规格为800 fs的源。如果在源极和转换器之间放置一个时钟分频器电路，即使分频器电路的性能要好得多，抖动也可以降低到大约500 fs。但是，通过在源极和分压器电路之间放置5%lc带通滤波器，抖动可以降低到250 fs。（见图9）。
图9.通过时钟分频和滤波减少抖动。
为了了解滤波器如何改善正弦源的抖动，考虑频域中的抖动并从相位噪声图估计其值会很有用。尽管计算很简单，并且提供了一种很好的比较方法，但它没有考虑压摆率等非线性因素。因此，该模型通常会预测比实际存在的更多的抖动。
为了进行计算，将相位噪声图划分为多个频率区域，并计算每个区域的积分噪声功率，如图10所示。这允许识别来自每个区域的抖动贡献，以及源的总抖动（通过rss求和）。对于这些方程，f0是载波频率。积分相位噪声乘以2的平方根，因为该图代表两个边带之一。
图 10.根据相位噪声计算抖动。
现在考虑一个具有 800-fs 抖动的源。绘制源的相位噪声（图11）可以轻松确定大部分抖动来自频域中的哪个位置。在具有800-fs抖动的时钟的情况下，可以看出频谱中抖动的主要部分是宽带。因此，在采样型系统中，强调降低宽带噪声至关重要。
图 11a.800 fs源的相位噪声图。
图 11b.800-fs源的相位噪声，带通lc多极点滤波器，应用5%通带。
在时钟源输出端使用具有5%通带（5% lcbp）的简单带通lc多极点滤波器可以大大提高性能，如图11b所示。请注意从 800 fs 到小于 300 fs 的改进。这相当于snr提高了12 db以上。
5%的lcbp滤波器可以很容易地获得，但它们可能又大又贵。另一种方法是使用晶体型过滤器。图12显示了相位噪声从800 fs改善到100 fs以下的情况。这比 5% lcbp 滤波器的 12 db 额外提高了 3 db，总共提高了 15 db！
图 12.带晶体滤波器的800-fs源的相位噪声。
为了证明具有噪声源的级联晶体滤波器的有效性，使用旧的台式脉冲发生器对16位、100 mhz ad9446-100 adc进行计时进行了实验。未经滤波后，发生器的抖动大于4 ps，导致snr下降超过30 db。应用晶体滤波器后，计算出的抖动接近 50 fs，从而改善了接近数据手册典型性能的 snr（图 13）。
图 13.晶体滤光片很有帮助，即使有嘈杂的光源。
晶体滤波器的通带区域非常窄（通常为<1%）可以将许多源的抖动降低到100 fs以下，但它们会增加费用，并且比有源滤波器体积更大。还值得注意的是，晶体滤波器的输入/输出范围有限，为5 dbm至10 dbm。将它们推到超出其指定范围将导致失真，从而可能降低adc的sfdr。最后，一些晶体滤波器可能需要外部元件进行阻抗匹配。过滤器可以完成这项工作，但它们需要额外的零件、棘手的匹配和额外的成本。
用于提高压摆率的分压器和滤波器解决方案的快速摘要如表1所示。
表 1.分频器和滤波器权衡总结
分 5% lcbp 滤波器 晶体过滤器
优点 低成本（5 至 20 美元）。
低频时压摆率高。
可以改变占空比。
时钟分配芯片 = 更多输出可用 使用适当的源，可以实现小于100 fs的抖动。
交货时间短。
高最大输入功率。 所有信号源的超低抖动。
非常小（也可匹配 50 欧姆）。
缺点 最佳情况下抖动 ~ 200 fs 至 250 fs。 编码限制为通带频率。
占空比限制为 50%。
比分隔器贵（~300美元）。 编码限制为通带频率。
占空比限制为 50%。
自定义成本导致成本比 lcbp 增加 50%。
别忘了 为获得最佳性能，请在分频器之前放置一个带通滤波器。 分隔线会使事情变得更糟。
最大输出功率受滤波器插入损耗和最大指定输入功率的限制。 最大输出功率受滤波器插入损耗和最大指定输入功率的限制。
订购定制滤波器时要求高最大功率。
最好在信号接近adc时钟输入之前使用背靠背肖特基二极管对信号进行削波。这允许增加源幅度，从而提高压摆率，同时将时钟幅度保持在与转换器时钟输入兼容的水平。
如果时钟系统较小或最后一级的走线长度较短，则考虑将变压器与削波二极管配合使用。变压器是无源的，不会给整个时钟信号增加抖动。变压器还可用于为振荡器的信号电压提供增益，从而增加公式4中的a项（幅度）。最后，变压器固有地提供通带滤波。具有增益（1：2或1：4阻抗比）的器件具有更窄的带宽，从而提供更好的时钟信号滤波。变压器还可以将该单端信号转换为差分信号，这在当今的adc时钟输入接口中很常见，强烈推荐使用。
请记住，并非所有二极管都能同样出色地工作（图 14）。“基线”条件是性能最佳的二极管的性能，相对于该测试批次中的所有其他二极管，在相同条件下测量。仔细阅读规格，特别注意动态电阻和总电容规格。具有低r和c值的二极管可以提高削波速度。
图 14.ad9446-80的性能受削波肖特基二极管选择的影响。
此处使用16位、80 msps adcad9446作为测试平台;唯一的变化是背靠背二极管的源。用于此评估的电路如图15所示。
图 15.ad9446时钟电路的数据如图14所示。
时钟硬件接口中的抖动降低
与adc的时钟输入引脚接口时，可以使用许多电路和解决方案。然而，回顾公式5
提醒我们，一个有效的预期是信号链中的每个有源元件（振荡器源、驱动器或扇出门、分频器等）都会增加呈现给adc时钟输入引脚的抖动总量。图16显示，在具有300 fs抖动的源上增加两个门（每个门贡献700 fs的抖动）可能会将分辨率从约12位降低到140 mhz时小于10位。
图 16.多个驱动器栅极可增加抖动并降低 snr。
因此，最小化时钟信号链中的元件数量有助于保持较低的总rss抖动。
选择的时钟门类型也值得注意。当寻求在高模拟输入频率下获得良好性能时，简单的逻辑门可能不是最佳选择。最好仔细阅读候选器件的数据手册，并了解相关规格，例如抖动和偏斜。当他们要处理抖动极低的源时，这一点尤其重要。例如，在图 17 中，源 a 有 800 fs 的抖动，源 b 有 125 fs 的抖动。使用晶体滤波器，相应的抖动电平可以降低到175 fs和60 fs。但是，在这两种情况下，分频器（或具有类似抖动规格的栅极）都可以将抖动增加到200 fs以上。这强调了一个事实，即在时钟信号链中正确选择和放置时钟驱动器非常重要。
图 17.门会增加抖动。
另一种常见的方法导致明显无法实现数据手册的性能。使用fpga（通常使用数字时钟管理器dcm，提供时钟分频）可以相当简单地实现灵活的栅极驱动器。然而，如图18所示，这种方法在使用ad9446-80（80 msps adc）时会降低snr成本巨大;例如，能够实现 13 位 enob。高性能振荡器可在一定频率范围内建立基准snr性能，如红色曲线所示。绿色曲线显示了使用相同时钟但使用fpga作为高性能振荡器和转换器之间的栅极驱动器时的性能差异。在 40 mhz 时，fpga 可将 snr 降低至 52 db（8.7 位性能），而 dcm 可将 snr 进一步降低 8 db（1.3 位）。这种性能差异非常惊人，snr下降29 db，这意味着仅fpga驱动器栅极就具有大约10 ps的附加抖动，使用公式1！
图 18.ad9446-80的性能受fpga栅极驱动电路的影响。
选择最佳的时钟驱动器门可能很困难。表2粗略比较了市场上许多驱动器栅极的附加抖动。表格下半部分的建议可能有助于获得良好的adc性能。
表 2.时钟驱动器栅极及其附加抖动摘要
逻辑家族 评论
fpga 33 ps 至 50 ps（仅限驱动器门，不包括 dll/pll 的内部门）1
74ls00 4.94 页/秒2
74hc700 2.2 页/秒2
74act00 0.99 点2
mc100el16 聚乙烯 0.7 页/秒1
ad951x 系列 0.22 页/秒1
nbsg16，减少摆幅ecl（0.1 v） 0.2 页/秒1
adclk9xx，ecl 时钟驱动器系列 0.1 页/秒1
1制造商的规格。
2基于adc snr退化的计算值。
结论
了解整个时钟系统对于实现转换器的最佳性能至关重要。图3以及公式1和2是应用具有极高分辨率的抖动限制adc或“完美”n位adc的时钟要求的有用指南。如果模拟输入频率远低于这些线路的交点，则必须考虑时钟源和相关电路，从而减少抖动。
降低系统时钟电路的抖动可以通过多种方式实现，包括改进时钟源、滤波和/或分频，以及正确选择时钟电路硬件。记得注意时钟的压摆率。这将决定在转换期间可能损坏转换器的噪声量。最小化此转换时间可以提高转换器的性能。
仅使用必要的电路来驱动和分配时钟，因为信号链中的每个元件都会增加整体抖动。最后，不要使用“廉价”的硬件门;他们的表现可能令人失望。
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