d锁存器与sr锁存器的区别
d锁存器
锁存器就是把单片机的输出的数据先存起来，可以让单片机继续做其它事。
比如74hc373是一种cmos电路8d锁存器
74ls373是一种ttl电路 8d锁存器
74ls74 是一种ttl 带置位复位正触发双d触发器
它的le为高的时候，数据就可以通过它。当为低时，它的输出端就会被锁定，即为刚才通过的数据，这样，就可以保持这个状态.d锁存器 锁存器对时钟脉冲电平（持续时间）敏感，在一持续电平期间都运作。
基本单元是最基础的存储器器件，并在特定的情况下发挥着重要的作用。但是，如果在一个基本单元上再加上两个逻辑门，那么就可以构造出更有用的存储器器件，该器件就称为d锁存器。d锁存器使用基本单元作为存储部件，但它只允许在时序控制信号有效时才能改变（或编程）存储器存储的逻辑值。因此，d锁存器有两个输入-时序控制信号和数据输入。时序控制信号，通常也称为“门信号”，或“时钟”，或是“锁存使能”，主要用于同步新数据何时可以写入存储器，何时不能写入。如下图左图所示，可以看出当门信号无效时，s和r信号为1且输出q由存储在基本单元反馈回路的值决定（所以q就是存储的逻辑值）。再看右图，可以看出当门信号有效时，d（数据）输入将s和r驱动到各自相反的电平，从而在基本单元中强制了一个置位或复位操作。通过组合时序信号和数据输入信号来强制基本单元的置位或复位操作，我们就构造出了一个非常有用的存储器器件。d锁存器已经广泛使用在所有类型的现代数字电路中了。
如下图所示为d锁存器时序方框图。注意，当门信号有效时，输出q只是简单的“跟随”输入。但是当门信号无效时，输出“记住”了门信号下降沿时的d值。
1、 在g有效前，q未定义；q有效时，q得到d的值
2、 g无效而d有效，q不改变
3、 d和g都有效；q得到d的值
4、 g下降沿；q存储了d值
5、 d下降沿，而g无效，q值不改变
6、 g有效，q得到d值
7、 g有效时，q跟随d值
sr锁存器 rs触发器是构成其它各种功能触发器的基本组成部分。又称为基本rs触发器。结构是把两个与非门或者或非门g1、g2的输入、输出端交叉连接。
工作原理
基本rs触发器的逻辑方程为：qn+1=s=rqn （注：
以用与非门构成的rs锁存器为例）（低电平有效）
约束方程：s‘+r’=1（s‘和r’代表的是s和r的取反 s和 r ）
根据上述两个式子得到它的四种输入与输出的关系：
s‘=0，r’=1：无论触发器原来处于何种状态，由于s=1，则q=1，q非=0，触发器处于“1”态（或称置位状态）。触发器的状态是由s所决定的，称s为直接置位端。
s‘=1，r’=0：无论触发器原来处于何种状态，由于r=0，则q=0，q非=1，触发器处于“0”态（或称复位状态）。触发器的状态是由r所决定的，称r为直接复位端。
s‘=1，r’=1：触发器维持原来状态不变。
s‘=0，r’=0：此时无法确定触发器的状态。一般这是不允许的，因此触发器的输入端s、r不能同时为1。
如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端q和q非有两种互补的稳定状态。一般规定触发器q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的q端的状态。q=1、q非=0时，称触发器处于1态，反之触发器处于0态。r=1，s=0，使触发器置1，或称置位。因置位的决定条件是s=0，故称s 端为置1端。r=0，s=1时，使触发器置0，或称复位。
同理，称r端为置0端或复位端。若触发器原来为1态，欲使之变为0态，必须令r端的电平由1变0，s端的电平由0变1。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平，因此这种触发器称为电平控制触发器。从功能方面看，它只能在s和r的作用下置0和置1，所以又称为置0置1触发器，或称为置位复位触发器。其逻辑符号如图7.2.1（b）所示。由于置0或置1都是触发信号低电平有效，因此，s端和r端都画有小圆圈。
3.当rs端均无效时，触发器状态保持不变。
触发器保持状态时，输入端都加非有效电平（高电平），需要触发翻转时，要求在某一输入端加一负脉冲，例如在s端加负脉冲使触发器置1，该脉冲信号回到高电平后，触发器仍维持1状态不变，相当于把s端某一时刻的电平信号存储起来，这体现了触发器具有记忆功能。
4.当rs端均有效时，触发器状态不确定。
在此条件下，两个与非门的输出端q和q非全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0，因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为r端和s端完成置0、置1都是低电平有效，所以二者不能同时为0。
此外，还可以用或非门的输入、输出端交叉连接构成置0、置1触发器，其逻辑图和逻辑符号分别如图7.2.2（a）和7.2.2（b）所示。这种触发器的触发信号是高电平有效，因此在逻辑符号的s端和r端没有小圆圈。
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如下图所示为d锁存器时序方框图。注意，当门信号有效时，输出q只是简单的“跟随”输入。但是当门信号无效时，输出“记住”了门信号下降沿时的d值。
1、 在g有效前，q未定义；q有效时，q得到d的值
2、 g无效而d有效，q不改变
3、 d和g都有效；q得到d的值
4、 g下降沿；q存储了d值
5、 d下降沿，而g无效，q值不改变
6、 g有效，q得到d值
7、 g有效时，q跟随d值
sr锁存器 rs触发器是构成其它各种功能触发器的基本组成部分。又称为基本rs触发器。结构是把两个与非门或者或非门g1、g2的输入、输出端交叉连接。
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s‘=1，r’=0：无论触发器原来处于何种状态，由于r=0，则q=0，q非=1，触发器处于“0”态（或称复位状态）。触发器的状态是由r所决定的，称r为直接复位端。
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4.当rs端均有效时，触发器状态不确定。
在此条件下，两个与非门的输出端q和q非全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0，因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为r端和s端完成置0、置1都是低电平有效，所以二者不能同时为0。
此外，还可以用或非门的输入、输出端交叉连接构成置0、置1触发器，其逻辑图和逻辑符号分别如图7.2.2（a）和7.2.2（b）所示。这种触发器的触发信号是高电平有效，因此在逻辑符号的s端和r端没有小圆圈。
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