适用于多标准收发器中的可重构流水线ADC的应用设计
随着无线通信技术的快速发展，能够兼容不同通信协议的多标准收发器已经成为当前研究热点之一。而模数转换器（adc）作为其中的一个重要模块，也受到越来越多的关注。在收发器中不同的接收模式下，系统对模数转换器的采样频率和分辨率位数的要求不同。为了满足系统需要，每一种接收模式都要对应一个特定采样频率和分辨率位数的模数转换器。因此，对于一个存在多种接收模式的多标准收发器来说，仅仅在模数转换器方面就需要占用较大的芯片面积及较长的设计时间。
本文主要设计了一种可重构流水线结构模数转换器。该模数转换器通过重构配置控制电路产生一组控制信号来选择不同的流水线级数及时钟信号，从而产生一个采样频率（最高可达50ms/s）和分辨率位数（6～12位）一定的模数转换器。此外在设计中还采用了共源共栅两级运算放大器及差分动态比较器技术来优化电路的速度及功耗。仿真结果表明，这种可重构流水线结构的模数转换器能够自动实现采样频率及分辨率位数（6～12位）的可重构，特别适用于多标准收发器中。
1 可重构流水线adc的结构
可重构流水线adc的结构示意图如图1所示，它由一个采样保持电路、11级1.5位/级的流水线、一个重构配置控制电路、延时和数字校正电路等组成；其中前面10级流水线结构完全相同，每级都包括一个2位的子adc和一个mdac电路；第11级流水线是一个2位的全并行adc。
整个可重构流水线adc的工作原理如下：重构配置控制信号送给重构配置控制电路，重构配置控制电路则根据重构配置控制信号的大小从时钟信号中选择一个时钟频率送给采样保持电路作为采样时钟信号，同时也作为整个adc的时钟信号。这样，不同的重构配置控制信号就可能选择不同的时钟信号，从而实现adc采样频率的配置。在产生时钟信号的同时重构配置控制电路也发出一组控制信号s0～s11及r12～r6控制11级流水线的工作状态，其中控制信号r12～r6在adc工作期间只有一个是处于有效状态，亦即r12～r6所控制的开关只有一个是处于导通状态，其他都断开。由此决定可重构流水线adc分辨率的位数，并通过s0～s11把没有用到的流水线级数关断，以节省功耗。例如：当r11有效时，adc的分辨率位数为11位，采样保持电路的输出直接送给第2级流水线作为其输入，同时把第1级流水线关断以节省电路的功耗。当adc的采样频率和分辨率位数配置之后，整个电路的工作情况就同一般结构的流水线adc［3］一样，由采样保持电路对输入的模拟信号进行采样，并将保持的采样值送给与之相连的流水线级。接收到采样值的流水线级就对接收到的信号进行转换处理，产生一个2位的数字信号送给延时和数字校正电路，同时产生一个余量增益信号送给下一级流水线作为其输入信号。以此类推，直至最后一级流水线转换完成。各级流水线转换完成后产生的2位数字信号经延时对齐及数字校正后得到最终的数字输出。通过不同的重构配置控制信号，该模数转换器可以实现采样频率（最高可达50ms/s）以及分辨率位数（6～12位）的动态配置，可以满足多标准接收器在不同的接收模式下对采样频率大小及分辨率位数的需要。
2 关键电路设计
2.1 采样保持电路
采样保持电路是流水线adc中关键的模块。它在采样周期时，对输入的模拟信号进行准确采样，在保持周期时，将采样结果保持一段时间，即实现模拟信号的离散化，其速度和精度直接决定了整个流水线adc的速度与精度。本设计中采用了全差分结构底极板采样电荷转移结构采样保持电路，其结构示意图如图2所示。该电路使用两相非交叠时钟，除了时钟clk1之外，还存在时钟clk1′和clk1′，按照clk1′、clk1′和clk1的顺序依次闭合，然后再相继断开。
根据时钟，该电路的工作可分为采样和保持两个阶段。在采样阶段，时钟clk1、clk1′和clk1′有效，运算放大器的两个输入端被短路，电容cs对输入信号进行采样并以电荷的形式存储起来。在保持阶段，clk2有效，存储于cs上的电荷转移到电容cf上，从而实现了对采样电压的保持。由于采用了全差分结构、相应的时钟控制以及底极板采样技术，可以有效地降低开关沟道电荷注入、时钟馈通、共模电压、温度漂移等的影响，提高了电路的精度。此外为了减小由输入采样开关m1、m2的非线性导通电阻引入的非线性，还采用了栅压自举电压控制的nmos采样开关以改进采样开关的线性度，提高精度及输入信号的范围。
2.2 运算放大器
运算放大器是采样保持电路的核心，其性能直接影响采样保持电路的速度和精度，是流水线adc电路设计的关键。本设计采用共源共栅两级运算放大器［4］，其第一级采用高速的套筒式共源共栅运算放大器来弥补两级运算放大器速度慢的缺点，因此整个电路具有相对较高的增益、较高的速度、较低的功耗和噪声及较大的输出摆幅等特点，其电路结构如图3所示。
由于在第一级中采用了共源共栅（cascode）结构，极大地提高了第一级的输出阻抗，具有较高的增益。其直流增益可表示为：
在设计中采用了共源共栅补偿，即在第一级的cascode结点和第二级的输出结点之间接了一个补偿电容cc。这种补偿产生了一个低频主极点，并在较高频率处产生了两个互补的零点和极点。这种补偿方法同miller补偿相比，在提高相位裕度的同时，可以提供更大的带宽。补偿电容cc的大小对于运算放大器的相位裕度和单位增益带宽都有很大的影响，并且随着cc的增加，运算放大器的单位增益带宽会降低，而相位裕度则会增大。
仿真结果表明，该运算放大器在3.3v的电源电压下，直流增益为98db，单位增益带宽为348mhz，相位裕度位为61度，完全能够满足系统的要求。
2.3 动态比较器
在流水线adc中，每一级内部的子adc都是一个由多个比较器组成的全并行adc，可以说比较器是整个adc中使用最多的单元电路，其功耗是整个adc功耗的一个重要组成部分。由于采用了数字校正技术，可以对比较器的输出信号进行校正，因而对比较器的失调指标要求比较宽松，使得在比较器的设计中，在满足速度要求的前提下，可以通过牺牲精度来降低功耗。本设计中采用差分结构动态比较器［5］，它由交叉耦合的差分对和锁存器负载组成，由于整个比较器电路的电源和地之间不存在直流通路，因此不消耗静态电流，其结构如图4所示。
当vlatch信号为低电平时，m5、m6管截止，m9、m12管导通，比较器的两个输出端全部被置位为高电平，此时，m7、m8管导通，m1~m4管的漏端被充电至（vdd-vt），而m5、m6管的漏端电压则由比较器的输入信号决定。当vlatch信号为高电平时，m9、m12管截止，m5、m6导通，差分对开始工作，对（vin+-vin-）和（vref+-vref-）进行比较，引起比较器左右两个支路也即两个输出端的泄放电流不同，从而导致锁存器发生翻转，输出比较结果，同时电源电流也被切断。
由上面的分析可以看出，在整个比较过程中，功率消耗仅仅发生在转换瞬间，其静态功耗可以忽略不计；同时该比较器的输入管在比较开始时工作在饱和区，具有较大的跨导，因此这种差分结构的动态比较器具有较高的速度和分辨率。仿真结果表明，该比较器在不同的仿真条件下失调电压小于15mv，建立时间约为3ns，而功耗仅为0.2mw。
3 仿真结果与结论
本文基于0.18μm cmos数模混合工艺模型，使用hspice对流水线可重构adc中的关键电路进行了仿真，并使用matlab对整个可重构流水线adc进行了行为级仿真。表1总结了在不同的重构控制配置信号下，即在不同采样频率和分辨率位数下，可重构流水线adc的有效位数。从表1可以看出，所设计的可重构流水线adc在给定的采样频率和分辨率位数下，都达到了设计要求。
本文在传统流水线结构模数转换器基础之上增加了一个重构配置控制电路及其他部分电路，设计了一种可重构流水线结构模数转换器。该模数转换器可以根据输入信号范围及系统需要通过一个重构配置控制信号来动态地配置采样频率的大小及分辨率的位数，特别适用于多标准收发器中。在实际应用中，根据输入信号的频率范围及系统需要，可以通过重构配置控制信号来配置adc的采样频率和分辨率位数。
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本文主要设计了一种可重构流水线结构模数转换器。该模数转换器通过重构配置控制电路产生一组控制信号来选择不同的流水线级数及时钟信号，从而产生一个采样频率（最高可达50ms/s）和分辨率位数（6～12位）一定的模数转换器。此外在设计中还采用了共源共栅两级运算放大器及差分动态比较器技术来优化电路的速度及功耗。仿真结果表明，这种可重构流水线结构的模数转换器能够自动实现采样频率及分辨率位数（6～12位）的可重构，特别适用于多标准收发器中。
1 可重构流水线adc的结构
可重构流水线adc的结构示意图如图1所示，它由一个采样保持电路、11级1.5位/级的流水线、一个重构配置控制电路、延时和数字校正电路等组成；其中前面10级流水线结构完全相同，每级都包括一个2位的子adc和一个mdac电路；第11级流水线是一个2位的全并行adc。
整个可重构流水线adc的工作原理如下：重构配置控制信号送给重构配置控制电路，重构配置控制电路则根据重构配置控制信号的大小从时钟信号中选择一个时钟频率送给采样保持电路作为采样时钟信号，同时也作为整个adc的时钟信号。这样，不同的重构配置控制信号就可能选择不同的时钟信号，从而实现adc采样频率的配置。在产生时钟信号的同时重构配置控制电路也发出一组控制信号s0～s11及r12～r6控制11级流水线的工作状态，其中控制信号r12～r6在adc工作期间只有一个是处于有效状态，亦即r12～r6所控制的开关只有一个是处于导通状态，其他都断开。由此决定可重构流水线adc分辨率的位数，并通过s0～s11把没有用到的流水线级数关断，以节省功耗。例如：当r11有效时，adc的分辨率位数为11位，采样保持电路的输出直接送给第2级流水线作为其输入，同时把第1级流水线关断以节省电路的功耗。当adc的采样频率和分辨率位数配置之后，整个电路的工作情况就同一般结构的流水线adc［3］一样，由采样保持电路对输入的模拟信号进行采样，并将保持的采样值送给与之相连的流水线级。接收到采样值的流水线级就对接收到的信号进行转换处理，产生一个2位的数字信号送给延时和数字校正电路，同时产生一个余量增益信号送给下一级流水线作为其输入信号。以此类推，直至最后一级流水线转换完成。各级流水线转换完成后产生的2位数字信号经延时对齐及数字校正后得到最终的数字输出。通过不同的重构配置控制信号，该模数转换器可以实现采样频率（最高可达50ms/s）以及分辨率位数（6～12位）的动态配置，可以满足多标准接收器在不同的接收模式下对采样频率大小及分辨率位数的需要。
2 关键电路设计
2.1 采样保持电路
采样保持电路是流水线adc中关键的模块。它在采样周期时，对输入的模拟信号进行准确采样，在保持周期时，将采样结果保持一段时间，即实现模拟信号的离散化，其速度和精度直接决定了整个流水线adc的速度与精度。本设计中采用了全差分结构底极板采样电荷转移结构采样保持电路，其结构示意图如图2所示。该电路使用两相非交叠时钟，除了时钟clk1之外，还存在时钟clk1′和clk1′，按照clk1′、clk1′和clk1的顺序依次闭合，然后再相继断开。
根据时钟，该电路的工作可分为采样和保持两个阶段。在采样阶段，时钟clk1、clk1′和clk1′有效，运算放大器的两个输入端被短路，电容cs对输入信号进行采样并以电荷的形式存储起来。在保持阶段，clk2有效，存储于cs上的电荷转移到电容cf上，从而实现了对采样电压的保持。由于采用了全差分结构、相应的时钟控制以及底极板采样技术，可以有效地降低开关沟道电荷注入、时钟馈通、共模电压、温度漂移等的影响，提高了电路的精度。此外为了减小由输入采样开关m1、m2的非线性导通电阻引入的非线性，还采用了栅压自举电压控制的nmos采样开关以改进采样开关的线性度，提高精度及输入信号的范围。
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