74ls165中文资料汇总（74ls165引脚图及功能_工作原理及应用电路）
74ls165引脚图及功能
74ls165是8位并入串出移位寄存器。
clk，clk inh 时钟输入端（上升沿有效）
a－h 并行数据输入端
ser 串行数据输入端
qh 输出端
互补输出端
移位控制/置入控制（低电平有效）
74ls165工作原理 当移位\植入控制端（sh/ld）为低电平时，并行数据（a-h） 被置入寄存器，而时钟（clk，clk inh）及串行数据（ser）均无关。当sh/ld）为高电平时，并行置数功能被禁止。
clk和clk ink在功能上是等价的，可以交换使用。当clk和clk ink有一个为低电平并且sh/ld为高电平时，另一个时钟可以输入。当clk和 clk ink有一个为高电平时，另一个时钟被禁止。只有在clk为高电平时clk ink才可变为高电平。
74ls165逻辑图
74ls165极限值 电源电压…………………………………7v
输入电压…………………………………5.5v
sh/ld与clkink间电压……………………5.5v
工作环境温度
54164……………………………………-55～125℃
74164……………………………………-0～70℃
储存温度……………………………………-65℃～150℃
74ls165真值表
h－高电平
l－低电平
x－任意电平
↑－低到高电平跳变
74ls165时序图
74ls165推荐工作条件
74ls165静态特性
［1］：测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
74ls165动态特性
［2］：fmax最大时钟频率。tplh输出由低电平到高电平传输延迟时间tphl输出由高电平到低电平传输延迟时间
两款74ls165应用电路 应用电路一：
txd（p3.1）作为移位脉冲输出端与74ls165的移位脉冲输入端clock相连；rxd（p3.0）作为串行输入端与74ls165的串行输出端qh相连；p3.2用来控制74165的移位与置入。
应用电路二： 89c51和74ls165连接电路图
74ls165相关文章：
74ls165应用电路图大全（三款74ls165应用电路）
一文看懂74ls165级联测试程序与proteus仿真电路图
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qh 输出端
互补输出端
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clk和clk ink在功能上是等价的，可以交换使用。当clk和clk ink有一个为低电平并且sh/ld为高电平时，另一个时钟可以输入。当clk和 clk ink有一个为高电平时，另一个时钟被禁止。只有在clk为高电平时clk ink才可变为高电平。
74ls165逻辑图
74ls165极限值 电源电压…………………………………7v
输入电压…………………………………5.5v
sh/ld与clkink间电压……………………5.5v
工作环境温度
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74164……………………………………-0～70℃
储存温度……………………………………-65℃～150℃
74ls165真值表
h－高电平
l－低电平
x－任意电平
↑－低到高电平跳变
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［1］：测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
74ls165动态特性
［2］：fmax最大时钟频率。tplh输出由低电平到高电平传输延迟时间tphl输出由高电平到低电平传输延迟时间
两款74ls165应用电路 应用电路一：
txd（p3.1）作为移位脉冲输出端与74ls165的移位脉冲输入端clock相连；rxd（p3.0）作为串行输入端与74ls165的串行输出端qh相连；p3.2用来控制74165的移位与置入。
应用电路二： 89c51和74ls165连接电路图
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