高速自动测试设备的未来
半导体业正在逐渐变换到纳米制造工艺。纳米技术带来巨大的好处：几乎可以自由地增加晶体管数。另一方面，cmos工艺已发生显著地变化，因此，纳米soc出现新型的制造缺陷。第一个问题是在高频时会增加定时失效数。其他问题还包括串扰、时钟歪斜和同步、高速i/o参量失效，由于其模拟特性，它们对来自相邻数字芯核的注入噪声特别敏感。
为了解决相关的质量和测试成本问题，正在研究新的测试设计（dft）技术和其他测试方法。特别是ac扫描和内装自测试（bist）/环回技术，正在日益用于改善器件高速部分与定时有关的失效。
这些增强结构的测试开发，最后是否需要千兆赫数据率高速自动测试设备（ate）？高速ate系统中的高速功能和参量测试将来技术上是否继续需要？经济上是否合理等问题会随之而产生。
纳米制造缺陷及后果
改变缺陷特性的一个例证是大量增加与定时有关的故障。这往往在高频导致故障，如固定性故障。与dc故障比较，相关的定时问题只能通过高速测试来检测。
随着器件尺寸的减小，晶体管关键参量（如栅氧化层厚度、阀值电压，有效晶体管长度，漏电流）随之增大静态变率。这都会影响定时。
这在本质上会导致器件寄生参量非理想定标和非理想印刷板走线的变率。这些因素会使芯片速度和功耗导致大的变化。
电容串扰效应和rc内连延迟会进一步恶化小规模器件的高速性能。内连引起的传播延迟支配晶体管栅极延迟。这种效应会影响器件性能。
对于这些复杂的纳米器件，其传统高速功能测试是针对信号完整性问题（如ir压降，感性干扰，衬底耦合，电移），这些问题不可能用电流仿真技术展示。高速测试也可达到所需的定时关闭。
新纳米设计的产品直线上升期间，低产出往往是个问题，因为缺陷对应用比从前的技术有更强的依赖性。需要更全面的测试来达到产品器件所需的质量水平。与dft能力一起，高速功能测试为了解新制造工艺固有的故障机构提供主要的反馈环路。
soc设计中的同步问题
系统宽时钟同步是大量纳米设计的主要问题之一。当高速设计的最小时钟周期减小时，裸片尺寸仍保持大的，这是因为更多元件集成在同一裸片上。因此，与内连延迟大约成正比的有关时钟歪斜变成时钟周期的重要部分，而同步设计中的跨芯片通信需要一个时钟周期以上时间。
采用复杂的时钟去歪斜技术来解决这些问题。在大量的设计中，新的方法，如整体异步局部同步（gals）结构正在替代通常的定时方法。然而，在soc设计中不同域之间的数据传输仍然必须重新同步。高速功能测试可解决这类同步问题，但其他高速方法（如ac扫描）不能解决这类同步问题。
高速i/o测试问题
现在，高性能soc设计包含大量不同的高速i/o总线和协议。可以看到不同信号传输类型的广泛混合，从同步双向到单向信号传输和单端到低压差分信号传输。具有分离时钟信号的传统宽、并行、源同步总线结构正在被窄、串行、嵌入式时钟技术替代。在器件的接收器口用具有时钟和数据恢复（cdr）单元的串行器/解串器（serdes）从输入数据流中提取时钟信号。
pc芯片组器件是混合i/o类型的例证（图1）。例如，pciexpress和s-ata都用具有单向低摆幅差分信号传输的嵌入式时钟技术。pci express可包含运行在2.5gb/s数据率下的32个通道，而s-ata在1.5gb/s或3gb/s只支持一个通道。
相反，ddr存储接口和intel的前端总线（fsb）结构现在采用单端、双向、源同步技术。现在fsb的800mb/s数据率可望很快增大到1066mb/s,甚至可达到1.6gb/s。
为了适应这种硬件变化和不定的行业定时，需要有灵活的测试设备。需要几百高速引脚，但是，多时钟域也工作在不固定的速率，因为不同的接口必须同时测试。
serdes宏单元大量集成到消费类soc器件中，这会带来与i/o有关的复杂测试问题，例如，与抖动有关的广延参数测试。对于高集成soc器件，这些测试似乎是更重要的，因为它们大量的芯核可能对有效的关闭芯片数据传输有负面冲击。
高集成数字ate通道比传统机架或混合信号仪器更适合于参量测试。需要几千兆赫的输入模拟带宽、低的固有系统抖动和高定时精度。因为它是针对所有这些测试问题，所以，高速功能测试对于芯片正确逻辑和电气性能的验证仍将是主要工具。这是高速器件调试和特性鉴定期间两个主要的任务。
全速度功能测试和全速度dft共存
随着测试成本的继续降低，裸片上测试能力资源的广泛开发和应用不断向前推进。为了检验相关定时间题，日益采用传输故障的全速度结构测试、关键通路的通路延迟测试和bist/环回技术。
结构全速度方法的一个例子是ac扫描，而eda工具中对ac扫描的支持不断改进。然而，ac扫描测试期间的开关动作与功能测试是完全不同的，正是由于此原因，这不可以模拟真实的应用条件。因此，这样的方法需要的实际功能测试的广延相关性。
甚至有良好的相关性，仍然会有其他可能的问题，导致成品率损失增加或测试漏失。
不精确的延迟测试可能是成品率损失和测试漏失的另一个原因。只有几十皮秒的延迟通路测量误差相当于内部时钟周期的5%。至今不知道对延迟通路测量加容限测试的方法，所以，这些误差可导致成品率损失或测试漏失。
把片上bist结构与串行环回方法相结合是全速度产品测试的另一种流行技术，特别是对于serdes i/o单元的测试。用专门的ate环回卡（如agilent93000 bist assist6.4）可增强测试范围，除基本功能测试外也支持参量测量（图2）。
尽管dft或其他低成本技术对于高速器件的很多高频i/o特性是最经济的测试方案，但仍然对ate有较强的要求，希望它能提供全速度激励和捕获，特别是在产品定型前更是这样。当dft完全取代全速度功能测试时，可达到的故障覆盖率趋于折衷。这可能是一种潜在的风险，特别是对于把工艺技术推至极限的新i/o技术而言。
另外，dft仍然是一种成熟的技术，而不同的硅供应商遵循不同的dft开发战略。基于此原因，全速度dft不是一贯的跨业界实现。甚至在生产中，在可预测的将来，整个业界将不希望用全速度dft完全替代全速度功能测试。
高速ate通道的关键要求
对于设计特征，ate高速驱动和捕获能力必须配合高定时的精度。同等重要的是，必须提供的ate功能是经济的，因为半导体厂家面对巨大的成本压力。
高速ate要求如下：
·高度灵活性：其能力包括各种不同的i/o类型。
·完全可量测性：其能力包括所需速度的整个范围和所需的引脚资源。数据率范围从几百兆赫到几千兆赫，所需引脚数高达2000引脚。
·高性能：高精度和快速吞吐量。
·多时钟域支持。
·负担得起的成本。
结语
不管现在的进展如何，全速度结构和bist基环回测试不大可能解决与纳米制造缺陷相关定时的所有问题。随着大多数产品寿命周期变得越来越短，而检验和最佳化dft电路达到必须的水平变得更加困难。
很多情况下，dft基技术将与有限数的功能全速度图形共存，这可填充仅dft技术的漏失测试范围。因此，可提供高速、高密度和高度通用的ate将仍然是获得成功半导体制造的关键。（彭京湘）
图1 具有存储器桥（北桥）和i/o桥（南桥）的intel基pc芯片组结构
图2 bist环回测试方法与专用ate环回卡结合
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改变缺陷特性的一个例证是大量增加与定时有关的故障。这往往在高频导致故障，如固定性故障。与dc故障比较，相关的定时问题只能通过高速测试来检测。
随着器件尺寸的减小，晶体管关键参量（如栅氧化层厚度、阀值电压，有效晶体管长度，漏电流）随之增大静态变率。这都会影响定时。
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新纳米设计的产品直线上升期间，低产出往往是个问题，因为缺陷对应用比从前的技术有更强的依赖性。需要更全面的测试来达到产品器件所需的质量水平。与dft能力一起，高速功能测试为了解新制造工艺固有的故障机构提供主要的反馈环路。
soc设计中的同步问题
系统宽时钟同步是大量纳米设计的主要问题之一。当高速设计的最小时钟周期减小时，裸片尺寸仍保持大的，这是因为更多元件集成在同一裸片上。因此，与内连延迟大约成正比的有关时钟歪斜变成时钟周期的重要部分，而同步设计中的跨芯片通信需要一个时钟周期以上时间。
采用复杂的时钟去歪斜技术来解决这些问题。在大量的设计中，新的方法，如整体异步局部同步（gals）结构正在替代通常的定时方法。然而，在soc设计中不同域之间的数据传输仍然必须重新同步。高速功能测试可解决这类同步问题，但其他高速方法（如ac扫描）不能解决这类同步问题。
高速i/o测试问题
现在，高性能soc设计包含大量不同的高速i/o总线和协议。可以看到不同信号传输类型的广泛混合，从同步双向到单向信号传输和单端到低压差分信号传输。具有分离时钟信号的传统宽、并行、源同步总线结构正在被窄、串行、嵌入式时钟技术替代。在器件的接收器口用具有时钟和数据恢复（cdr）单元的串行器/解串器（serdes）从输入数据流中提取时钟信号。
pc芯片组器件是混合i/o类型的例证（图1）。例如，pciexpress和s-ata都用具有单向低摆幅差分信号传输的嵌入式时钟技术。pci express可包含运行在2.5gb/s数据率下的32个通道，而s-ata在1.5gb/s或3gb/s只支持一个通道。
相反，ddr存储接口和intel的前端总线（fsb）结构现在采用单端、双向、源同步技术。现在fsb的800mb/s数据率可望很快增大到1066mb/s,甚至可达到1.6gb/s。
为了适应这种硬件变化和不定的行业定时，需要有灵活的测试设备。需要几百高速引脚，但是，多时钟域也工作在不固定的速率，因为不同的接口必须同时测试。
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随着测试成本的继续降低，裸片上测试能力资源的广泛开发和应用不断向前推进。为了检验相关定时间题，日益采用传输故障的全速度结构测试、关键通路的通路延迟测试和bist/环回技术。
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·高性能：高精度和快速吞吐量。
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