如何使用QuartusⅡ软件来编写FPGA?
如何使用quartusⅱ软件来编写fpga
1、首先现在桌面上找到quartus ii软件，之后双击打开。打卡之后会有一个初始界面（如图）。
2、在此界面左上方找到file点击，出现菜单选择new progect wizard选项点击。
3、弹出新的界面之后，点击下方的下一步即可。新界面选好自己事先准备的文件夹，之后给工程起名字。点击下方下一步。此时会弹出一个英文框点击其中的no.
4、之后弹出的界面就可以不加改动直接选择下方的下一步知道下图界面出现，按图选择选项（cyclone iv e），芯片类型选择ep4ce6e22c8芯片之后点击下一步之后按图三选择（modelsim-altera和verilog hdl这两个选项），点击下一步。
5、最后在新界面点击完成。再次点击左上角的file，在菜单中选择第一项new，之后弹出新界面选择verilog hdl file选项之后点击下方的ok，就可以在空白处填写你要练习的程序了。
quartus ii仿真入门教程 一、建立工作库文件和编辑设计文文件 任何一项设计都是一项project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被eda软件默认为work library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。
下来进入正题：
（1）新建文件夹：我的习惯在d盘建立并保存工程，我将文件夹取名addition counter，路径为d：addition counter
（2）输入源程序：打开quartus ii，选择菜单file--》new--》design files--》vhdl file--》ok（如图1所示）
在vhdl文件编译器窗口键入程序，如图2所示，源程序附在文章的最后，可以直接复制粘贴
（3）保存文件：完成一步就保存一步是一个好习惯，这样即使出现意外情况，也不至于以前的努力付诸东流。选择file--》save as，选择保存路径，即刚才新建的文件夹d：addition counter，文件名应与实体名保持一致，即cnt10.vhd，点击保存后会跳出“do you want to create a new project with this file？”选择“是”，则进入如下界面
点击next，进入“工程设置”对话框，如图所示
第一行 表示工程所在的文件夹即d：addition counter，第二行为工程名，可以与顶层文件的实体名保持一致，也可以另取别的名字，第三行为当前工程顶层文件的实体名。
点击next，进入add file对话框，如图所示，单击add all 按钮，将工程相关的所有vhdl文件加进工程，也可以单击“add 。。。”选择性加入，按此步骤建立工程，工程已经自动将所有文件加进去了，可以直接点击next，当先直接建立工程时，需要自己添加
（4）选择目标芯片：我们选用的是飞思卡尔的cyclone系列的ep1c6q240c8，在family栏选择芯片系列——cyclone，然后软件会在avalable devices栏中该系列的所有芯片，寻找ep1c6q240c8并选中，点击next，如图所示
（5）工具设置：进入eda工具设置窗口，有三个选项，分别是选择输入的hdl类型和综合工具、选择仿真工具、选择时序分析工具，这是除quartus ii自含的所有设计工具以外的外加的工具，如果不作选择的，表示仅选择quartus ii自含的所有设计工具，本次不需要其他的设计工具，可以直接点击next
（6）结束设置：进入“工程设置统计”窗口，列出了与此工程相关的设置情况，设置完成，点击finish
二、编译前设置 1、选择目标芯片并选择配置器件的工作方式
在菜单栏选择assignments--》device，弹出对话框，因为刚才在建立工程的时候已经选择了目标芯片，所以直接进入选择配置器件的工作方式，点击device & pin options，如图所示
弹出device & pin options窗口，分别对general、configuration（配置器件）、programming file、unused pins（不用的引脚）项进行设置，如图所示
general项中，在options栏中选择auto-restart configuration after error，使对fpga的配置失败后能自动重新配置，每当选中options栏中的任一项时，下方的description栏中有对该选项的描述供参考。
configuration项中将generate compressed bitstreams处打钩，产生压缩配置文件
programming file选项保持默认即可
unusual pins项把不用的引脚全部置高，即as input tri-stated
点击确定
三、编译 配置好后就可以进行编译了，点击
启动全程编译
编译成功后的界面如图所示
四、时序仿真 （1）打开波形编辑器：file--》new--》verification/debugging files--》vector waveform--》ok，即出现空白的波形编辑器，如图所示
（2）设置仿真时间区域：edit--》end time在time栏中输入50，单位选择“us”，点击确定并保存波形文件
（3）将工程cnt10的端口信号名选入波形编辑器中：view--》utility windows--》node finder，在filter框中选pins：all（通常是默认选项），然后点击list，则显示出了所有引脚，如图所示
将重要的端口名拖进波形编辑器后关闭窗口
（5）编辑输入波形：
单击窗口的时钟信号名clk使之变蓝，再单击左列的时钟设置键，如图所示
duty cycle（占空比）默认50，时钟周期period为2us，点击ok，如图所示
在最初设计的时候可能默认的时间间隔比较小，没有显示出方波，而是一条直线，这时需要调整时间轴，单击左列放大镜的图标，将鼠标放在波形上，左键放大，右键缩小，点击几下右键即可看见明显的方波了。其他的输入端口的波形界面上圈出需要置高的地方，点击左列的“1”，按照此方法编辑输入波形，如图所示
（6）启动仿真器：processing--》start simulation ，直至出现simulation was successful，仿真结束，然后会自动弹出
“simulation report”，点击输出信号“cq”旁边的“+”，展开总线中的所有信号，可以更利于我们观察和分析波形，如图所示
五、应用rtl电路图观察器 tools--》netlist viewers--》rtl viewer，结果如图所示
附件1：源代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port （clk，rst，en:in std_logic;
cq:out std_logic_vector（3 downto 0）;
cout:out std_logic）;
end cnt10;
architecture behav of cnt10 is
begin
process（clk，rst，en）
variable cqi:std_logic_vector（3 downto 0）;
begin
if rst=‘1’ then cqi：=（others=》‘0’）;
elsif clk‘event and clk=’1‘ then
if en=’1‘ then
if cqi 《 9 then cqi：=cqi+1;
else cqi：=（others=》’0‘）;
end if;
end if ;
end if;
if cqi = 9 then cout 《=’1‘;
else cout 《=’0‘;
end if;
cq 《= cqi;
end process;
end behav;
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2、在此界面左上方找到file点击，出现菜单选择new progect wizard选项点击。
3、弹出新的界面之后，点击下方的下一步即可。新界面选好自己事先准备的文件夹，之后给工程起名字。点击下方下一步。此时会弹出一个英文框点击其中的no.
4、之后弹出的界面就可以不加改动直接选择下方的下一步知道下图界面出现，按图选择选项（cyclone iv e），芯片类型选择ep4ce6e22c8芯片之后点击下一步之后按图三选择（modelsim-altera和verilog hdl这两个选项），点击下一步。
5、最后在新界面点击完成。再次点击左上角的file，在菜单中选择第一项new，之后弹出新界面选择verilog hdl file选项之后点击下方的ok，就可以在空白处填写你要练习的程序了。
quartus ii仿真入门教程 一、建立工作库文件和编辑设计文文件 任何一项设计都是一项project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被eda软件默认为work library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。
下来进入正题：
（1）新建文件夹：我的习惯在d盘建立并保存工程，我将文件夹取名addition counter，路径为d：addition counter
（2）输入源程序：打开quartus ii，选择菜单file--》new--》design files--》vhdl file--》ok（如图1所示）
在vhdl文件编译器窗口键入程序，如图2所示，源程序附在文章的最后，可以直接复制粘贴
（3）保存文件：完成一步就保存一步是一个好习惯，这样即使出现意外情况，也不至于以前的努力付诸东流。选择file--》save as，选择保存路径，即刚才新建的文件夹d：addition counter，文件名应与实体名保持一致，即cnt10.vhd，点击保存后会跳出“do you want to create a new project with this file？”选择“是”，则进入如下界面
点击next，进入“工程设置”对话框，如图所示
第一行 表示工程所在的文件夹即d：addition counter，第二行为工程名，可以与顶层文件的实体名保持一致，也可以另取别的名字，第三行为当前工程顶层文件的实体名。
点击next，进入add file对话框，如图所示，单击add all 按钮，将工程相关的所有vhdl文件加进工程，也可以单击“add 。。。”选择性加入，按此步骤建立工程，工程已经自动将所有文件加进去了，可以直接点击next，当先直接建立工程时，需要自己添加
（4）选择目标芯片：我们选用的是飞思卡尔的cyclone系列的ep1c6q240c8，在family栏选择芯片系列——cyclone，然后软件会在avalable devices栏中该系列的所有芯片，寻找ep1c6q240c8并选中，点击next，如图所示
（5）工具设置：进入eda工具设置窗口，有三个选项，分别是选择输入的hdl类型和综合工具、选择仿真工具、选择时序分析工具，这是除quartus ii自含的所有设计工具以外的外加的工具，如果不作选择的，表示仅选择quartus ii自含的所有设计工具，本次不需要其他的设计工具，可以直接点击next
（6）结束设置：进入“工程设置统计”窗口，列出了与此工程相关的设置情况，设置完成，点击finish
二、编译前设置 1、选择目标芯片并选择配置器件的工作方式
在菜单栏选择assignments--》device，弹出对话框，因为刚才在建立工程的时候已经选择了目标芯片，所以直接进入选择配置器件的工作方式，点击device & pin options，如图所示
弹出device & pin options窗口，分别对general、configuration（配置器件）、programming file、unused pins（不用的引脚）项进行设置，如图所示
general项中，在options栏中选择auto-restart configuration after error，使对fpga的配置失败后能自动重新配置，每当选中options栏中的任一项时，下方的description栏中有对该选项的描述供参考。
configuration项中将generate compressed bitstreams处打钩，产生压缩配置文件
programming file选项保持默认即可
unusual pins项把不用的引脚全部置高，即as input tri-stated
点击确定
三、编译 配置好后就可以进行编译了，点击
启动全程编译
编译成功后的界面如图所示
四、时序仿真 （1）打开波形编辑器：file--》new--》verification/debugging files--》vector waveform--》ok，即出现空白的波形编辑器，如图所示
（2）设置仿真时间区域：edit--》end time在time栏中输入50，单位选择“us”，点击确定并保存波形文件
（3）将工程cnt10的端口信号名选入波形编辑器中：view--》utility windows--》node finder，在filter框中选pins：all（通常是默认选项），然后点击list，则显示出了所有引脚，如图所示
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“simulation report”，点击输出信号“cq”旁边的“+”，展开总线中的所有信号，可以更利于我们观察和分析波形，如图所示
五、应用rtl电路图观察器 tools--》netlist viewers--》rtl viewer，结果如图所示
附件1：源代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port （clk，rst，en:in std_logic;
cq:out std_logic_vector（3 downto 0）;
cout:out std_logic）;
end cnt10;
architecture behav of cnt10 is
begin
process（clk，rst，en）
variable cqi:std_logic_vector（3 downto 0）;
begin
if rst=‘1’ then cqi：=（others=》‘0’）;
elsif clk‘event and clk=’1‘ then
if en=’1‘ then
if cqi 《 9 then cqi：=cqi+1;
else cqi：=（others=》’0‘）;
end if;
end if ;
end if;
if cqi = 9 then cout 《=’1‘;
else cout 《=’0‘;
end if;
cq 《= cqi;
end process;
end behav;
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