十四位串行AD转换器MAX194芯片的工作原理、性能和应用设计分析
在一些实时数据采集与信息处理电路中，要满足数据采集的精度和速度要求，以必须采用分辨率高，转换速度快的ad转换器。max194是一种性能优越的高精度、带采样保持的高速度十四位串行ad转换器。在课题实践中应用了max194芯片取得了很好的效果。由于max194的输出方式是串行输出而与一般的并行输出方式不同，因此，在与mc51系列单片机通信时有一些需要注意的事项。在此笔者把在应用中遇到的问题及解决方法作以介绍。
1 工作原理及结构
max194 的工作原理框图如图1所示。它主要由主dac、控制逻辑、比较器和校准dac组成。主dac用于产生与输入模拟信号进行比较的模拟信号，它的内部结构与一般模数转换器内部的dac不同，它没有采用t型电阻网络，而是由带二进制权值的电容阵列组成（见图2）。模拟电子开关受数字量的数字代码控制，代码为0时开关接地，代码为1时开关接到参考电压上。这样，d13为1而其它为0时，va=vref/2；当d12为1而其它为0时，va=vref/2 2；依次类推，直到当d0=1而其它为0时，va=vref/2 14。根据叠加原理，总的等效电势为：
va=d13vref/2+d12vref/2 2……+d0vref/2 14
以单极性输入为例，其具体的转换过程如下：
（1）将电容的自由端均接在ain，以使电容充电得到电压vain。
（2）将最高位电容接参考电压，其它电容的自由端接地，以使va=vain，即d13=1而其它位为0，这时，va=vref/2-vain，当va《0 即vain《vref/2时，比较器的输出为1，并通过控制逻辑使d13=0，反之使d13=1。在最高位确定后，如果使d12=1而其余为0，则 va=d13vref/2+d12vref/2 2-vain。
（3）要通过比较器和控制逻辑来确定次高位，依次向下类推，经过16次比较以可以使转换结束（包括两位附加位）。需要说明的是：图中的dummy电容是为了使它前面的电容具有权值而设置的，其本身没有权值。而由电容组成dac将使max194具有采样保持功能，也就是电路不需加采样保持部分。
另外，max194自身具有校准功能，可在上电时进行校准。当外部环境改变时（如温度变化，电源电压改变等），还可以人为地置reset为0时进行校准。
2 管脚排列及功能
max194的管脚排列如图3所示。它采用16脚dip封装，各管脚的功能如下：
引脚1（bp/up/shdn）为三态输入，此脚悬空，则模拟信号以双极性方式输入；接高电平时以单极性输入；接低电平时则以10μa的关闭模式工作。
引脚10（reset）接低电平时停止工作，并在上升沿开始校准。
引脚9（conv）变低后，a/d转换开始。
引脚7（eoc）为转换结束输出。转换结束时输出低电平，到一下次转换开始时再变成高电平。
引脚2（clk）外接转换时钟，最大频率为1.7mhz；引脚3（sclk）如果在转换结束后读取结果，则以sclk的频率读取。它可以与clk的频率不同，最大为5mhz。
引脚5（dout）为串行数据输出脚，先输出最高位。
引脚8（cs）为片选信号，允许串行输出。
引脚12（ref）为参考电压输入端，输出范围为0～5v。
引脚11（ain）为模拟输入，输入范围为0～vrfef或-vref～+vref。
引脚6，14（dncd，agnd）分别为数字地，模拟地。
引脚4，16（vddd，vdda）分别为+5v数字电源，+5v模拟电源。
引脚11，15（vssd，vssa）分别为-5v数字电源，-5v模拟电源。
3 max194的应用电路
max194可广泛应用于工业控制，测量，数字信号处理等方面。
图4为笔者在锅炉测温系统中用max194与单睡机进行接口的接口电路，该接口将cs接p2.7脚，并由软件发出片选信号。用于转换的时间脉冲clk由89c51的ale脚产生。89c51的txd经非门接sclk，以用做读取数据的时钟。
读出转换结果有两种方式，一种是在转换的过程中以clk的时钟频率读出，另一种是在转换结束后以sclk的时钟频率读出。笔者选择在转换结束后读取结果的方式（第二种）。该方式在转换结束以后，当eoc变低并且在cs也为低时，在dout上输出最高位，之后在sclk的下降沿依次输出其它位。sclk允许的最高频率是5mhz。图5为其时序图。
图中，tconv为转换时间；tcss为cs下降模沿的时间；tcsh为sclk最后一个下降沿至cs上升沿的时间。
4 注意事项
采用图4电路进行接口设计时，应注意以下几点；
（1）tcss必须大于75μs，应在程序中先置cs为零，然后再发转换开始信号。
（2）转换开始脉冲必须与转换时钟同步，为此在p1.0和ale之间应加一个或门后再接至conv，以确保同步。
（3）在txd直接至sclk相连时，由于89c51在txd的下降沿读数，而txd（sclk）的第一个下降沿以开始输出次高位，这样以会丢失最高位。为此，可在txd与sclk之间接一个反相器，这样在txd的下降沿读入数据时，即可在txd的上升沿（sclk的下降沿）使dout输出数据。由于读入数据和输出数据是分时进行的，因而保证了这种先读出最高位，再输出次高位的全数据输出方式。
（4）由于在收缓冲器sbuf中，数据的存储顺序为：
d6d7d8d9d10d11d12d13
所以要在程序中重新排列其顺序，图6为其程序框图，具体的程序如下：
adzhuan：clr psw
clr c
clr p2.7
mov p0，#02h
mov r1，#03h
setb p1.0
clr p1.0
setb p1.0
setb p3.2
here：jb p3.2，here
loop：mov scon，10h
wait1：jnb ri，wait1
mov a，sbuf
mov @r1，a
inc r1
djnz r0，loop
setb p2.7
lcall exch
ret
exch：mov r1，30h
mov a，#00h
clr c
mov r7，#08h
loop0：xch a，r1
rrc a
xch a，r1
rlc a
djnz r7，loop0
mov 32h，a
mov r1，31h
mov a，#00h
clr c
mov r7，#08h
loop1：xch，a，r1
rrc a
xch a，r1
rlc a
djnz r7，loop1
mov 33h，a
ret
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1 工作原理及结构
max194 的工作原理框图如图1所示。它主要由主dac、控制逻辑、比较器和校准dac组成。主dac用于产生与输入模拟信号进行比较的模拟信号，它的内部结构与一般模数转换器内部的dac不同，它没有采用t型电阻网络，而是由带二进制权值的电容阵列组成（见图2）。模拟电子开关受数字量的数字代码控制，代码为0时开关接地，代码为1时开关接到参考电压上。这样，d13为1而其它为0时，va=vref/2；当d12为1而其它为0时，va=vref/2 2；依次类推，直到当d0=1而其它为0时，va=vref/2 14。根据叠加原理，总的等效电势为：
va=d13vref/2+d12vref/2 2……+d0vref/2 14
以单极性输入为例，其具体的转换过程如下：
（1）将电容的自由端均接在ain，以使电容充电得到电压vain。
（2）将最高位电容接参考电压，其它电容的自由端接地，以使va=vain，即d13=1而其它位为0，这时，va=vref/2-vain，当va《0 即vain《vref/2时，比较器的输出为1，并通过控制逻辑使d13=0，反之使d13=1。在最高位确定后，如果使d12=1而其余为0，则 va=d13vref/2+d12vref/2 2-vain。
（3）要通过比较器和控制逻辑来确定次高位，依次向下类推，经过16次比较以可以使转换结束（包括两位附加位）。需要说明的是：图中的dummy电容是为了使它前面的电容具有权值而设置的，其本身没有权值。而由电容组成dac将使max194具有采样保持功能，也就是电路不需加采样保持部分。
另外，max194自身具有校准功能，可在上电时进行校准。当外部环境改变时（如温度变化，电源电压改变等），还可以人为地置reset为0时进行校准。
2 管脚排列及功能
max194的管脚排列如图3所示。它采用16脚dip封装，各管脚的功能如下：
引脚1（bp/up/shdn）为三态输入，此脚悬空，则模拟信号以双极性方式输入；接高电平时以单极性输入；接低电平时则以10μa的关闭模式工作。
引脚10（reset）接低电平时停止工作，并在上升沿开始校准。
引脚9（conv）变低后，a/d转换开始。
引脚7（eoc）为转换结束输出。转换结束时输出低电平，到一下次转换开始时再变成高电平。
引脚2（clk）外接转换时钟，最大频率为1.7mhz；引脚3（sclk）如果在转换结束后读取结果，则以sclk的频率读取。它可以与clk的频率不同，最大为5mhz。
引脚5（dout）为串行数据输出脚，先输出最高位。
引脚8（cs）为片选信号，允许串行输出。
引脚12（ref）为参考电压输入端，输出范围为0～5v。
引脚11（ain）为模拟输入，输入范围为0～vrfef或-vref～+vref。
引脚6，14（dncd，agnd）分别为数字地，模拟地。
引脚4，16（vddd，vdda）分别为+5v数字电源，+5v模拟电源。
引脚11，15（vssd，vssa）分别为-5v数字电源，-5v模拟电源。
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图4为笔者在锅炉测温系统中用max194与单睡机进行接口的接口电路，该接口将cs接p2.7脚，并由软件发出片选信号。用于转换的时间脉冲clk由89c51的ale脚产生。89c51的txd经非门接sclk，以用做读取数据的时钟。
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adzhuan：clr psw
clr c
clr p2.7
mov p0，#02h
mov r1，#03h
setb p1.0
clr p1.0
setb p1.0
setb p3.2
here：jb p3.2，here
loop：mov scon，10h
wait1：jnb ri，wait1
mov a，sbuf
mov @r1，a
inc r1
djnz r0，loop
setb p2.7
lcall exch
ret
exch：mov r1，30h
mov a，#00h
clr c
mov r7，#08h
loop0：xch a，r1
rrc a
xch a，r1
rlc a
djnz r7，loop0
mov 32h，a
mov r1，31h
mov a，#00h
clr c
mov r7，#08h
loop1：xch，a，r1
rrc a
xch a，r1
rlc a
djnz r7，loop1
mov 33h，a
ret
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