触发器及其应用_钟控双稳态触发器详解
触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
凡是在时钟信号作用下逻辑功能符合表1所示特性表所规定的逻辑功能者，就叫做rs触发器。
表1 rs特性表
式（1）称为触发器的特性方程。
根据表5-1还可以用图形形象地表示出触发器状态转换的情况，如图1所示。
图中圆圈表示触发器的状态，箭头表示触发器状态转换的方向，箭头旁边注明的是状态转换的输入条件。这是表示触发器逻辑功能的另一种表示方法，称为状态转换图。状态转换图表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。
因此，描述触发器逻辑功能可以用上述3种方法：特性表、特性方程和状态转换图。这3种表示方法之间可以互相转换。
jk触发器
凡是在时钟信号作用下逻辑功能符合表2 所示特性表所规定的逻辑功能者，就叫做jk触发器。
表2 jk触发器特性表
同样，可以根据表2所示写出jk触发器的特性方程，经化简后得到
由表2可以画出jk触发器的状态转换图如图2所示。
图2 jk触发器的状态转换图
在输入信号为双端的情况下，jk触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74ls112 双jk触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图3 所示。
图3 74ls112双jk触发器引脚排列及逻辑符号
表3 74ls112的功能表
《—任意态 ↓—高到低电平跳变 ↑—低到高电平跳变
qn（qn）—现态 qn+1（qn+1）—次态 φ—不定态
k触发器常被用作缓存储器，移位寄存器和计数起器。
d触发器
凡是在时钟信号作用下逻辑功能符合表4所示特性表所规定的逻辑功能者，就叫做d触发器。
表4 d触发器特性表
d触发器的特性方程为
qn+1=d（3）
d触发器的状态转换图如图4所示。
图4 d触发器的状态转换图
从表4可知，d触发器只有一个输入端d，其结构形式也有多种，图5所示为边沿型d触发器的逻辑图形符号，图5（a）所示为上升沿触发，图5（b）所示为下降沿触发。
图5 边沿型d触发器的图形符号
图6 为双d 74ls74 的引脚排列及逻辑符号。功能如表5。
图6 74ls74引脚排列及逻辑符号
表5 74ls112的功能表
钟控双稳态触发器详解 具有时钟脉冲cp（clock pulse）输入端的双稳态触发器称为钟控双稳态触发器。钟控双稳态触发器输出状态的改变不仅取决于输入端信号，还决定于时钟脉冲信号。
按电路结构，钟控双稳态触发器可分为四门基本型、主从型和维持阻塞型等。
按逻辑功能，钟控双稳态触发器可分为rs触发器、t触发器、jk触发器和d触发器等。
按触发方式，钟控双稳态触发器可分为电平触发、主从触发和边沿触发等。
1．jk触发器
jk触发器是一种功能完善的触发器，右图所示是主从型jk触发器的逻辑符号。图中c处有“○”且加“∧”，可知触发器的触发方式采用时钟脉冲下降沿触发。j和k为输入控制端。
jk触发器的特性方程为
2．d触发器
d触发器的逻辑符号如下图所示，其真值表见下表。
d触发器的特性方程为
qn+1=d
在触发方式上，d触发器采用的是边沿触发。在逻辑符号中，c处没有“○”有“∧”，可知d触发器是在时钟脉冲的上升沿接收输入信号并改变输出相应状态的。
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表1 rs特性表
式（1）称为触发器的特性方程。
根据表5-1还可以用图形形象地表示出触发器状态转换的情况，如图1所示。
图中圆圈表示触发器的状态，箭头表示触发器状态转换的方向，箭头旁边注明的是状态转换的输入条件。这是表示触发器逻辑功能的另一种表示方法，称为状态转换图。状态转换图表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。
因此，描述触发器逻辑功能可以用上述3种方法：特性表、特性方程和状态转换图。这3种表示方法之间可以互相转换。
jk触发器
凡是在时钟信号作用下逻辑功能符合表2 所示特性表所规定的逻辑功能者，就叫做jk触发器。
表2 jk触发器特性表
同样，可以根据表2所示写出jk触发器的特性方程，经化简后得到
由表2可以画出jk触发器的状态转换图如图2所示。
图2 jk触发器的状态转换图
在输入信号为双端的情况下，jk触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74ls112 双jk触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图3 所示。
图3 74ls112双jk触发器引脚排列及逻辑符号
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《—任意态 ↓—高到低电平跳变 ↑—低到高电平跳变
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d触发器
凡是在时钟信号作用下逻辑功能符合表4所示特性表所规定的逻辑功能者，就叫做d触发器。
表4 d触发器特性表
d触发器的特性方程为
qn+1=d（3）
d触发器的状态转换图如图4所示。
图4 d触发器的状态转换图
从表4可知，d触发器只有一个输入端d，其结构形式也有多种，图5所示为边沿型d触发器的逻辑图形符号，图5（a）所示为上升沿触发，图5（b）所示为下降沿触发。
图5 边沿型d触发器的图形符号
图6 为双d 74ls74 的引脚排列及逻辑符号。功能如表5。
图6 74ls74引脚排列及逻辑符号
表5 74ls112的功能表
钟控双稳态触发器详解 具有时钟脉冲cp（clock pulse）输入端的双稳态触发器称为钟控双稳态触发器。钟控双稳态触发器输出状态的改变不仅取决于输入端信号，还决定于时钟脉冲信号。
按电路结构，钟控双稳态触发器可分为四门基本型、主从型和维持阻塞型等。
按逻辑功能，钟控双稳态触发器可分为rs触发器、t触发器、jk触发器和d触发器等。
按触发方式，钟控双稳态触发器可分为电平触发、主从触发和边沿触发等。
1．jk触发器
jk触发器是一种功能完善的触发器，右图所示是主从型jk触发器的逻辑符号。图中c处有“○”且加“∧”，可知触发器的触发方式采用时钟脉冲下降沿触发。j和k为输入控制端。
jk触发器的特性方程为
2．d触发器
d触发器的逻辑符号如下图所示，其真值表见下表。
d触发器的特性方程为
qn+1=d
在触发方式上，d触发器采用的是边沿触发。在逻辑符号中，c处没有“○”有“∧”，可知d触发器是在时钟脉冲的上升沿接收输入信号并改变输出相应状态的。
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