HLS系列–High Level Synthesis(HLS)的端口综合3
在上一章hls提到了axi lite端口的综合方式，以及directive的一些语法规则。这一章里面，介绍一下axi-stream和full axi端口的综合实现问题。
1. axi-stream端口的实现
stream端口没有地址的概念，使用vivado hls来实现axi-stream端口，可以有2种供选择：
只是最基本的stream端口，没有额外的控制信号
除了最基本的stream端口，还附带额外的控制信号
下面先看一个只是最基本的stream端口，没有额外的控制信号的例子：
所使用的约束语法是：#pragma hlsinterface axis port=a/b
这样综合出来的hdl模块，会是如下的样子。我们可以看到a/b都分别只有3个端口，分别是valid，ready和data：
如果想要stream端口提供更多的控制信号，那么就要用到一些特殊的结构体模板类，来定义我们的端口。hls提供了这么一个头文件ap_axi_sdata.h，在其中会包含如下的结构体：
里面包含了一些额外的控制信号定义，我们只需要用这些结构体类定义我们的端口即可：
如上的例子中，指定了数据位宽是32bit整形，user宽度为2，id宽度为5，dest宽度为6。其综合出来的模块，会是如下的样子：
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所使用的约束语法是：#pragma hlsinterface axis port=a/b
这样综合出来的hdl模块，会是如下的样子。我们可以看到a/b都分别只有3个端口，分别是valid，ready和data：
如果想要stream端口提供更多的控制信号，那么就要用到一些特殊的结构体模板类，来定义我们的端口。hls提供了这么一个头文件ap_axi_sdata.h，在其中会包含如下的结构体：
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