FPGA开发与学习连载4
组合逻辑
1，敏感变量的描述完备性
verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来，即相当于存在一个透明锁器，把该信号的变化暂存起来，待敏感电平列表中的某一个信号变化时再起作用，纯组合逻辑电路不可能作到这一点。综合器会发出警告。
example1:
input a,b,c;
reg e,d;
always @(a or b or c)
begin
e=d&a&b; /*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变
化*/
d=e |c;
end
example2:
input a,b,c;
reg e,d;
always @(a or b or c or d)
begin
e=d&a&b; /*d在敏感电平列表中,d变化时e立刻变化*/
d=e |c;
end
2, 条件的描述完备性
如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。
example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q将保持原值不变，生成锁存器！
example2:
if (a==1'b1) q=1'b1;
else q=1'b0;//q有明确的值。不会生成锁存器！
example3:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q将保持原值不变，锁存器！
endcase
example4:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;
default: q=2'b00;//q有明确的值。不会生成锁存器！
endcase
verilog中端口的描述
1，端口的位宽最好定义在i/o说明中,不要放在数据类型定义中；
example1:
module test(addr,read,write,datain,dataout)
input[7:0] datain;
input[15:0] addr;
input read,write;
output[7:0] dataout; //要这样定义端口的位宽！
wire addr,read,write,datain;
reg dataout;
example2:
module test(addr,read,write,datain,dataout)
input datain,addr,read,write;
output dataout;
wire[15:0] addr;
wire[7:0] datain;
wire read,write;
reg[7:0] dataout; // 不要这样定义端口的位宽！！
2，端口的i/o与数据类型的关系：
端口的i/o 端 口 的 数 据 类 型
module内部 module外部
input wire wire或reg
output wire或reg wire
inout wire wire
3，assign语句的左端变量必须是wire；直接用=给变量赋值时左端变量必须是reg！
example:
assign a=b; //a必须被定义为wire！！
********
begin
a=b; //a必须被定义为reg！
end
vhdl 中 std_logic_vector 和 integer 的区别
例如 a 是integer型，范围从0到255；b是std_logic_vector，定义为8位。a累加到255
时，
再加1就一直保持255不变，不会自动反转到0，除非令其为0；而b累加到255时，再加1就
会自动反转到0。所以在使用时要特别注意！
以触发器为例说明描述的规范性
1，无置位/清零的时序逻辑
always @( posedge clk)
begin
q<=d;
end
2，有异步置位/清零的时序逻辑
异步置位/清零是与时钟无关的，当异步置位/清零信号到来时，触发器的输出立即
被置为1或0，不需要等到时钟沿到来才置位/清零。所以，必须要把置位/清零信号
列入always块的事件控制表达式。
always @( posedge clk or negedge reset)
begin
if (!reset)
q=0;
else
q<=d;
end
3，有同步置位/清零的时序逻辑
同步置位/清零是指只有在时钟的有效跳变时刻置位/清零，才能使触发器的输出分
别转换为1或0。所以，不要把置位/清零信号列入always块的事件控制表达式。但是
必须在always块中首先检查置位/清零信号的电平。
always @( posedge clk )
begin
if (!reset)
q=0;
else
q<=d;
end
结构规范性 在整个芯片设计项目中，行为设计和结构设计的编码是最重要的一个步骤。
它对逻辑综合和布线结果、时序测定、校验能力、测试能力甚至产品支持
都有重要的影响。考虑到仿真器和真实的逻辑电路之间的差异，为了有效的
进行仿真测试：
1，避免使用内部生成的时钟
内部生成的时钟称为门生时钟（gated clock）。如果外部输入时钟和门生时钟同
时驱动，
则不可避免的两者的步调不一致，造成逻辑混乱。而且，门生时钟将会增加测试的
难度
和时间。
2，绝对避免使用内部生成的异步置位/清零信号
内部生成的置位/清零信号会引起测试问题。使某些输出信号被置位或清零，无法
正常
测试。
3，避免使用锁存器
锁存器可能引起测试问题。对于测试向量自动生成（atpg），
为了使扫描进行，锁存器需要置为透明模式（transparent mode），
反过来，测试锁存器需要构造特定的向量，这可非同一般。
4，时序过程要有明确的复位值
使触发器带有复位端，在制造测试、atpg以及模拟初始化时，可以对整个电路进行
快速复位。
5，避免模块内的三态/双向
内部三态信号在制造测试和逻辑综合过程中难于处理.
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verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来，即相当于存在一个透明锁器，把该信号的变化暂存起来，待敏感电平列表中的某一个信号变化时再起作用，纯组合逻辑电路不可能作到这一点。综合器会发出警告。
example1:
input a,b,c;
reg e,d;
always @(a or b or c)
begin
e=d&a&b; /*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变
化*/
d=e |c;
end
example2:
input a,b,c;
reg e,d;
always @(a or b or c or d)
begin
e=d&a&b; /*d在敏感电平列表中,d变化时e立刻变化*/
d=e |c;
end
2, 条件的描述完备性
如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。
example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q将保持原值不变，生成锁存器！
example2:
if (a==1'b1) q=1'b1;
else q=1'b0;//q有明确的值。不会生成锁存器！
example3:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q将保持原值不变，锁存器！
endcase
example4:
reg[1:0] a,q;
....
case (a)
2'b00 : q=2'b00;
2'b01 : q=2'b11;
default: q=2'b00;//q有明确的值。不会生成锁存器！
endcase
verilog中端口的描述
1，端口的位宽最好定义在i/o说明中,不要放在数据类型定义中；
example1:
module test(addr,read,write,datain,dataout)
input[7:0] datain;
input[15:0] addr;
input read,write;
output[7:0] dataout; //要这样定义端口的位宽！
wire addr,read,write,datain;
reg dataout;
example2:
module test(addr,read,write,datain,dataout)
input datain,addr,read,write;
output dataout;
wire[15:0] addr;
wire[7:0] datain;
wire read,write;
reg[7:0] dataout; // 不要这样定义端口的位宽！！
2，端口的i/o与数据类型的关系：
端口的i/o 端 口 的 数 据 类 型
module内部 module外部
input wire wire或reg
output wire或reg wire
inout wire wire
3，assign语句的左端变量必须是wire；直接用=给变量赋值时左端变量必须是reg！
example:
assign a=b; //a必须被定义为wire！！
********
begin
a=b; //a必须被定义为reg！
end
vhdl 中 std_logic_vector 和 integer 的区别
例如 a 是integer型，范围从0到255；b是std_logic_vector，定义为8位。a累加到255
时，
再加1就一直保持255不变，不会自动反转到0，除非令其为0；而b累加到255时，再加1就
会自动反转到0。所以在使用时要特别注意！
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1，无置位/清零的时序逻辑
always @( posedge clk)
begin
q<=d;
end
2，有异步置位/清零的时序逻辑
异步置位/清零是与时钟无关的，当异步置位/清零信号到来时，触发器的输出立即
被置为1或0，不需要等到时钟沿到来才置位/清零。所以，必须要把置位/清零信号
列入always块的事件控制表达式。
always @( posedge clk or negedge reset)
begin
if (!reset)
q=0;
else
q<=d;
end
3，有同步置位/清零的时序逻辑
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别转换为1或0。所以，不要把置位/清零信号列入always块的事件控制表达式。但是
必须在always块中首先检查置位/清零信号的电平。
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begin
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q=0;
else
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正常
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为了使扫描进行，锁存器需要置为透明模式（transparent mode），
反过来，测试锁存器需要构造特定的向量，这可非同一般。
4，时序过程要有明确的复位值
使触发器带有复位端，在制造测试、atpg以及模拟初始化时，可以对整个电路进行
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5，避免模块内的三态/双向
内部三态信号在制造测试和逻辑综合过程中难于处理.
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