何种ADC架构适合您的应用？
考虑到目前市场上有数千种转换器，为特定应用选择合适的adc似乎是一项艰巨的任务。直接方法是直接访问选择指南和参数搜索引擎，例如adi公司网站上提供的搜索引擎。输入采样率，分辨率，电源电压和其他重要属性，单击“查找”按钮，并希望最好。但这通常是不够的。如何处理多种明显的“最佳选择”？有没有办法以更好的理解和更好的结果来处理任务？
目前，大多数adc应用可分为四大细分市场：（a）数据采集，（b）精密工业测量，（c）语音带和音频，以及（d）“高速”（意味着采样速率大于约5 msps）。这些应用中的很大一部分可以通过逐次逼近（sar）、σ-δ（σ-δ）和流水线adc来满足。基本了解这些、三种最流行的adc架构及其与细分市场的关系，是对选择指南和搜索引擎的有用补充。
图1.adc 架构、应用、分辨率和采样速率。
图1中的分类大致显示了这些应用领域和相关的典型架构与adc分辨率（纵轴）和采样速率（横轴）的关系。虚线代表2005年中期的大致技术水平。尽管各种体系结构的规范有很多重叠，但应用程序本身是选择所需特定体系结构的关键。
逐次逼近用于数据采集的adc
逐次逼近型adc是迄今为止数据采集应用中最流行的架构，特别是当多个通道需要输入多路复用时。从 1970 年代的模块化和混合器件到当今的现代低功耗 ic，逐次逼近型 adc 一直是数据采集系统的主力。该架构于1940年代由贝尔实验室首次用于实验脉冲编码调制（pcm）系统。 epsco的bernard gordon于1954年推出了第一款商用真空管sar adc，这是一款耗散11瓦的50位500 ksps adc。
现代 ic sar adc 的分辨率为 8 位至 18 位，采样速率高达 mhz。在撰写本文时，可用器件的最新性能为16 msps （ad3）时为7621位，18 msps （ad2）时为7641位。输出数据通常通过标准串行接口（i2例如c或spi），但有些器件具有并行输出（代价是引脚数和封装尺寸明显增加）。®®
图2.基本逐次逼近 （sar） adc。
基本的逐次逼近架构如图2所示。为了处理快速变化的信号，sar adc具有输入采样保持（sha），以在转换周期内保持信号恒定。转换从内部d/a转换器（dac）设置为中间电平开始。比较器确定sha输出是大于还是小于dac输出，结果（转换的最高有效位（msb））作为1或0存储在逐次逼近寄存器（sar）中。然后将dac设置为1/4电平或3/4电平（取决于msb的值），比较器决定转换的第二位。结果（1或0）存储在寄存器中，该过程继续，直到确定所有位值。在转换过程结束时，断位逻辑信号（eoc、drdy、busy 等）。首字母缩略词sar实际上代表逐次逼近寄存器（控制转换过程的逻辑块），通常被理解为整个架构的缩写。
典型sar adc的时序图如图3所示。所示功能通常存在于大多数sar adc中，但其确切标签可能因器件而异。请注意，与该特定样本对应的数据在转换时间结束时可用，没有“管道”延迟或“延迟”。这使得sar adc易于在单脉冲、突发模式和多路复用应用中使用。
图3.sar a/d 转换器的简化时序图。
大多数现代ic sar adc的内部转换过程由高速时钟（内部或外部，取决于adc）控制，不需要与转换开始输入同步。
逐次逼近型adc转换过程中使用的基本算法可以追溯到1500年代。它与一个有用的数学难题的解决方案有关 - 通过最小称重操作序列确定未知重量（参考文献1）。如前所述，在这个问题中，目标是确定最小重量数，该重量将用于使用天平秤称量从 1 磅到 40 磅的整数磅数。数学家塔塔利亚（tartaglia）在1556年提出的一种解决方案是使用权重的二进制系列1磅，2磅，4磅，8磅，16磅和32磅（或20, 21, 22, 23, 24和 25).所提出的称重算法与现代逐次逼近型adc中使用的算法相同。（应该注意的是，该解决方案实际上可以测量高达 63 lb （26– 1） 而不是问题中所述的 40 磅）.* 使用天平刻度的二进制算法如图 4 所示，重量未知为 45 磅。
*请注意，如果允许三元（基数-3：1，0，–1）逻辑，则可以分四个步骤解决问题，在天平的两侧应用1、3、9和27磅的重量。事实上，这些重量的最大重量为 40 磅。
图4.使用平衡刻度和二进制权重的逐次逼近adc算法。
sar adc的总体精度和线性度主要取决于内部dac的特性。早期的精密sar adc，例如行业标准的ad574，使用带有激光调整薄膜电阻的dac，以实现所需的精度和线性度。然而，沉积和调整薄膜电阻器的过程会增加成本，并且在器件受到封装的机械应力后，薄膜电阻器值可能会受到影响。
由于这些原因，开关电容（或电荷再分配）dac在较新的基于cmos的sar adc中变得很流行。开关电容dac的主要优点是精度和线性度主要由高精度光刻决定，光刻技术确定了电容板面积，从而确定了电容和匹配程度。此外，小型电容器可以与主电容器并联放置，在自动校准程序的控制下切换输入和输出，以实现高精度和线性度，而无需薄膜激光调整。由于电容器之间的温度跟踪可以优于1 ppm/8c，因此可实现高度的温度稳定性。
cmos是现代sar adc的首选工艺，也是模拟开关的理想工艺。因此，输入多路复用可以相对直接地添加到基本的sar adc功能中，从而允许在单个芯片上集成完整的数据采集系统。额外的数字功能也很容易添加到基于sar的adc中，因此多路复用器时序、自动校准电路等功能正变得越来越普遍。
图5显示了ad79x8系列1 msps sar adc的元件。音序器允许自动转换所选通道，或者如果需要，可以单独寻址通道。数据通过串行端口传输。sar adc在多通道数据采集应用中很受欢迎，因为它们缺乏σ-δ和流水线adc架构中典型的“流水线”延迟。sar adc 的转换模式包括“单次”、“突发”和“连续”。
图5.具有1通道输入多路复用器的现代8 msps sar adc的功能框图。该系列包括ad7908（8位）、ad7918（10位）和
ad7928
（12位）。
用于精密工业测量和仪器仪表的σ-δ型adc
现代σ-δ型adc实际上已经取代了积分型adc（双斜率、三斜率、四斜率等），适用于需要高分辨率（16位至24位）和高达几百赫兹的有效采样速率的应用。高分辨率与片内可编程增益放大器（pga）相结合，可将传感器（如电子秤和热电偶）的小输出电压直接数字化。正确选择采样速率和数字滤波器带宽还可以实现对 50 hz 和 60 hz 电力线频率的出色抑制。σ-δ型adc为使用仪表放大器（仪表放大器）和sar adc的传统方法提供了一种有吸引力的替代方案。
σ-δ adc架构背后的基本概念起源于1950年代的贝尔实验室，即利用三角形调制和差分pcm的实验性数字传输系统。到 1960 年代末，σ-δ 架构已广为人知。然而，由于数字滤波器（当时很少见）是架构中不可或缺的一部分，因此直到1980年代后期才出现实际的ic实现，当时数字cmos中的信号处理变得广泛可用。σ-δ 中使用的基本概念（过采样、噪声整形、数字滤波和抽取）如图 6 所示。
图6.σ-δ 中使用的基本概念的噪声频谱效应：过采样、数字滤波、噪声整形和抽取。
图6a显示了传统“奈奎斯特”操作的噪声频谱，其中adc输入信号介于直流和直流之间fs/2，并且量化噪声均匀分布在同一带宽上。在图6b中，采样频率增加了一个系数k（过采样比），但输入信号带宽保持不变。然后用数字滤波器去除落在信号带宽之外的量化噪声。输出数据速率现在可以降低（抽取）回原始采样速率fs.这种过采样过程，然后是数字滤波和抽取，增加了奈奎斯特带宽内的snr（直流至fs/2).k每加倍，直流至-fs/2带宽增加 3 db。图6c显示了基本的σ-δ架构，其中传统的adc被σ-δ调制器取代。调制器的作用是整形量化噪声，使其大部分发生在目标带宽之外，从而大大提高dc-fs/2区域。
基本的一阶σ-δ型adc如图7所示，σ-δ调制器较为详细。
图7.一阶σ-δ型adc。
该基本调制器的核心是一个1位adc（比较器）和一个1位dac（开关）。虽然有许多多位σ-δ型adc，但使用单位调制器的adc具有固有的出色差分线性度的明显优势。
调制器的输出为1位数据流。由于积分器周围的负反馈，b处的信号平均值必须等于v在.如果 v在为零（即中间量程），输出数据流中有相等数量的 1 和 0。当输入信号变得更正时，1 的数量增加，0 的数量减少。同样，当输入信号变为更负时，1 的数量减少，0 的数量增加。因此，输出流中的 1 与同一间隔内样本总数（ 密度）的比率必须与输入的直流值成正比。
调制器还通过充当信号的低通滤波器和量化噪声的高通滤波器来实现噪声整形功能。请注意，数字滤波器是 σ-δ adc 的组成部分，可以对其进行优化以提供出色的 50 hz/60 hz 工频抑制。但是，数字滤波器确实引入了固有的流水线延迟，这在多路复用和伺服应用中绝对必须考虑。如果信号多路复用到σ-δ型adc，则必须允许数字滤波器建立到新值，然后输出数据才有效。这种建立通常需要几个输出时钟周期。由于数字滤波器的流水线延迟，σ-δ转换器不能在“单脉冲”或“突发”模式下工作。
虽然简单的一阶单比特σ-δ型adc由于采用1位adc和1位dac而具有固有的线性和单调性，但它不能为高分辨率应用提供足够的噪声整形。增加调制器中的积分器数量（类似于向滤波器添加极点）可提供更多的噪声整形，但代价是更复杂的设计，如图8所示，二阶1位调制器。请注意，与一阶调制器相比，噪声整形特性有所改善。高阶调制器（大于三阶）难以稳定，并且存在重大的设计挑战。
图8.二阶σ-δ调制器。
高阶调制器的一种常用替代方案是使用多位架构，其中1位adc（比较器）替换为n位闪存转换器，单位dac（开关）替换为高度线性的n位dac。通过使用数据加扰等技术来实现内部adc和dac所需的线性度，可以避免多位σ-δ型adc中昂贵的激光调整。
虽然集成架构（双斜率、三斜率等）仍用于数字电压表等应用，但 cmos σ-δ adc 是当今工业测量应用的主要转换器。这些转换器提供出色的电力线共模抑制和高达 24 位的分辨率以及片上校准等数字便利性。许多器件具有可编程增益放大器（pga），允许直接数字化来自桥式和热电偶传感器的小信号，而无需额外的外部信号调理电路和仪表放大器。
图9显示了精密称重传感器的简化图。这种特殊的称重传感器在 10v 激励下为 2 kg 的负载产生 5mv 满量程输出电压。
电桥的共模输出电压为2.5 v。该图显示了 2 kg 负载的桥电阻值。任何给定负载的输出电压与激励电压成正比，即与电源电压成比例。
图9.称重传感器信号调理应用。
对这种低电平输出进行数字化的传统方法是使用仪表放大器提供必要的增益，以驱动14位至18位分辨率的传统sar adc。出于失调和漂移方面的考虑，需要ad5555或ad8230等“自稳稳零”仪表放大器。由于自动归零仪表放大器的噪声，需要适当的滤波电路。此外，sar adc的输出数据通常被平均，以进一步降低噪声。
图10显示了传统仪表放大器/sar adc方法的一个有吸引力的替代方案，该方法使用称重传感器和ad7799高分辨率σ-δ型adc之间的直接连接。adc以10.16 hz的吞吐速率将4 mv满量程电桥输出数字化为约7个“无噪声”位（有关折合到输入端的噪声和无噪声代码分辨率的更多讨论，请参阅进一步阅读1）。比率式操作免除了增设精密基准电压源的需要。
图 10.使用高分辨率σ-δ型adcad7799进行称重传感器信号调理
当极低电平信号必须数字化为高分辨率时，σ-δ adc是一种有吸引力的选择，但用户应了解，σ-δ adc比sar adc的数字密集度更高，因此可能需要更长的开发周期。评估板和软件可以极大地帮助这一过程。尽管如此，仍有许多仪器仪表和传感器信号调理应用可以通过传统的仪表放大器（用于信号放大和共模抑制）以及多路复用器和sar adc高效解决。
西格玛三角洲用于语音带和音频的adc
除了为各种工业测量应用（精密测量、传感器监控、电能计量和电机控制）提供有吸引力的解决方案外，σ-δ转换器还主导着现代语音频段和音频应用。σ-δ转换器固有的高过采样率的一个主要优点是，它们简化了adc的输入抗混叠滤波器和dac的输出抗成像滤波器。此外，在基于cmos的转换器中添加数字功能的便利性使得数字滤波器可编程性等功能变得实用，而整体芯片面积、功耗和成本仅略有增加。
语音带音频的数字技术始于 1940 年代 pcm 电信应用的早期。早期的t载波系统使用8位压缩adc和扩展dac，8 ksps的采样频率成为早期标准。
现代数字蜂窝系统采用更高分辨率的过采样线性σ-δ型adc和dac，而不是低分辨率的扩容技术。典型的snr要求为60 db至70 db。如果需要扩展/扩展以与旧系统兼容，则在dsp硬件或软件中完成。语音带“编解码器”（coder/decoders）具有pcm以外的许多应用，例如语音处理，加密等，有多种类型。
σ-δ型adc和dac也主导着要求更高的音频市场，包括fm立体声、计算机音频、立体声光盘（cd）、数字音频磁带（dat）和dvd音频等。总谐波失真加噪声 （thd + n） 要求范围为 60 db 至大于 100 db，采样速率范围为 48 ksps 至 192 ksps。现代cmosσ-δ型adc和dac可以满足这些要求，并提供通常与此类应用相关的附加数字功能。
用于高速应用的
流水线adc（采样速率大于5 msps）
在本文中，我们将任何需要大于5 msps采样速率的应用任意定义为“高速”。图1显示，sar和流水线adc之间的采样速率在大约1 msps和5 msps之间存在重叠区域。除了这个小区域，被认为是高速的应用通常由流水线adc提供服务。如今，低功耗cmos流水线转换器不仅是视频市场的首选adc，也是许多其他市场的首选adc。这与1980年代形成鲜明对比，当时这些市场由ic闪存转换器（主导8位视频市场，采样速率在15 msps和100 msps之间）或更高分辨率，更昂贵的模块化/混合解决方案提供服务。尽管低分辨率闪存转换器仍然是流水线adc的重要构建模块，但它们很少单独使用，除非采样速率极高（通常大于1 ghz或2 ghz），要求分辨率不超过6位至8位。
如今，需要“高速”adc的市场包括许多类型的仪器仪表应用（数字示波器、频谱分析仪和医学成像）。视频、雷达、通信（中频采样、软件无线电、基站、机顶盒等）和消费电子产品（数码相机、显示器电子产品、dvd、高清电视和高清电视）也需要高速转换器。
流水线adc起源于1950年代首次使用的子范围架构。一个简单的6位、两级子范围adc的框图如图11所示。
图 11.6位、两级子量程adc。
sha的输出由第一级3位子adc（sadc）数字化，通常是闪存转换器。粗略的3位msb转换使用3位子dac（sdac）转换回模拟信号。然后从sha输出中减去sdac输出，放大差值，该“残余信号”由第二级3位sadc数字化，以产生总6位输出字的三个lsb。
图 12.第二级sadc输入端的残余波形。
通过检查第二级adc输入端的“残余”波形，可以最好地评估该子范围adc，如图12所示。该波形是施加到adc模拟输入端的低频斜坡信号的典型波形。为了不丢失代码，残余波形不得超过第二级adc的输入范围，如图12a的理想情况所示。这意味着 n1 位 sadc 和 n1 位 sdac 都必须精确到 优于 n1 + n2 位。在所示的示例中，n1 = 3、n2 = 3 和 n1 + n2 = 6。当残余波形超出n12 sadc“r”的范围并落在“x”或“y”区域内时，图2b所示的情况将导致失码，这可能是由非线性n1 sadc或级间增益和/或失调不匹配引起的。在这种情况下，adc输出可能如图13所示。
图 13.由于msb adc非线性或级间未对准而导致的失码。
如图所示，此架构对于高达 8 位的分辨率很有用 （n1 = n2 = 4）;然而，在两级之间保持优于8位的对齐（特别是在温度变化期间）可能很困难。在这一点上，值得注意的是，除了超出本讨论范围的某些设计问题之外，对于子范围架构中每个阶段的位数相等，没有特别的要求。此外，可以有两个以上的阶段。尽管如此，图11所示的架构仅限于大约8位分辨率，除非添加某种形式的纠错。
纠错的子范围adc架构出现在1960年代中期，是实现更高分辨率的有效手段，同时仍然利用基本的子范围架构。例如，在两级6位子范围adc中，第二级adc增加了一个额外的位，允许对图12中显示为“x”和“y”的区域进行数字化。第二级adc中的额外范围允许残余波形偏离其理想值，前提是它不超过第二级adc的范围。但是，内部sdac仍必须精确到超过整体分辨率n1 + n2。
图6所示为具有纠错功能的基本14位子量程adc，第二级分辨率从原来的4位增加到3位。当残波波形落在“x”或“y”超量程区域时，修改n1 sadc的结果所需的附加逻辑，通过简单的加法器与添加到残差波形的直流失调电压一起实现。在这种安排中，第二阶段 sadc 的 msb 控制 msb 是递增 001 还是未经修改地通过。
值得注意的是，在第二级adc中可以使用多个校正位，这是转换器设计过程的一部分，超出了本文的讨论范围。
图14所示的纠错子范围adc没有流水线延迟。输入 sha 在发生以下事件所需的时间内保持保持模式：第一级 sadc 做出决定，其输出由第一级 sdac 重建，sdac 输出从 sha 输出中减去，放大，并由第二级 sadc 数字化。数字数据通过纠错逻辑和输出寄存器后，即可使用;转换器已准备好进行另一个采样时钟输入。
图 14.6位子量程误差校正adc，n1 = 3，n2 = 4。
为了提高基本子范围adc的速度，图15所示的“流水线”架构变得非常流行。该流水线adc具有数字校正的子范围架构，其中两级中的每一级在转换周期的一半内对数据进行操作，然后在采样时钟的下一阶段之前将其残余输出传递到“流水线”中的下一级。级间采样保持（t/h）用作模拟延迟线——当第一级转换完成时，它定时进入保持模式。这为内部sadc、sdac和放大器提供了更长的建立时间，并允许流水线转换器以比非流水线版本高得多的总采样速率运行。
图 15.具有纠错功能的子范围adc中的通用流水线级。
在设计流水线adc时，可以进行许多设计权衡，例如级数、每级位数、校正位数和时序。为了确保来自与特定样本对应的各个级的数字数据同时到达纠错逻辑，必须在流水线级的每个输出中添加适当数量的移位寄存器。例如，如果第一阶段需要七个移位寄存器延迟，则下一阶段将需要六个，接下来的五个，依此类推。这会将数字流水线延迟添加到最终输出数据中，如图16所示，这是典型流水线adc ad9235的时序。
图 16.典型流水线adc的时序，即12位、65 msps ad9235。
对于12位、65 msps ad9235，流水线延迟有个时钟周期（有时称为延迟）。此延迟可能是问题，也可能不是问题，具体取决于应用程序。如果adc位于反馈控制环路内，则延迟可能是一个问题——在重叠区域，逐次逼近架构将是更好的选择。延迟也使得流水线adc难以在多路复用应用中使用。
然而，在频率响应比建立时间更重要的大量应用中，延迟问题并不是一个真正的问题。
与大多数cmos流水线adc相关的一个微妙问题是它们在低采样速率下的性能。由于内部时序通常由外部采样时钟控制，因此极低的采样速率将内部采样保持的保持时间延长至过度下降导致转换误差的程度。因此，大多数流水线adc都有最小和最大采样速率的规范。显然，这排除了单脉冲或突发模式应用中的操作，而sar adc架构更适合这些应用。
最后，澄清子范围adc和流水线adc之间的区别非常重要。从上面的讨论可以看出，虽然流水线adc通常是子范围的（当然有纠错功能），但子范围adc不一定是流水线的。事实上，由于对高采样率的需求，流水线子范围架构占主导地位，其中内部建立时间至关重要。
目前市面上已有流水线型adc，分辨率高达14位，采样速率超过100 mhz。它们非常适合许多不仅需要高采样速率，还需要高信噪比 （snr） 和无杂散动态范围 （sfdr） 的应用。如今，这些转换器的一个流行应用是用于现代蜂窝电话基站的软件定义无线电（sdr）。
图17显示了通用软件无线电接收器和发射器的简化图。一个基本特性是：adc直接对包含许多通道的整个带宽进行数字化，而不是在接收器中单独数字化每个通道。总带宽可高达20 mhz，具体取决于空中标准。信道滤波、调谐和分离由高性能数字信号处理器（dsp）在接收信号处理器（rsp）中以数字方式执行。
在相对较高的中频（if）下对频段进行数字化处理可消除下变频的几个阶段。这导致了成本更低、更灵活的解决方案，其中大部分信号处理都是以数字方式执行的，而不是在与标准模拟超外差无线电接收器相关的更复杂的模拟电路中执行。此外，各种空气标准（gsm，cdma，edge等）可以通过相同的硬件处理，只需在软件中进行适当的更改即可。请注意，软件无线电中的发射器使用发射信号处理器（tsp）和dsp来格式化各个通道，以便通过上游dac进行传输。
图 17.通用中频采样宽带软件无线电接收器和发射器。
接收器的adc要求由接收器必须处理的特定空气标准决定。提供给adc的带宽中的频率由所需信号以及大幅度“干扰源”或“阻塞源”组成。adc不得因阻塞信号而产生互调产物，因为这些不需要的产物会掩盖较小的所需信号。最大预期阻塞信号与最小预期信号之比基本上决定了所需的无杂散动态范围（sfdr）。除了高sfdr之外，adc还必须具有与所需接收器灵敏度兼容的信噪比（snr）。
另一个要求是adc在所需的if频率下满足sfdr和snr规范。if采样的基本概念如图18所示，其中20 mhz频段的信号以60 msps的速率数字化。注意if采样过程如何将信号从第三个奈奎斯特区转移到基带，而无需模拟下变频。目标信号带宽以中频频率为75 mhz的第三奈奎斯特区为中心。此示例中选择的数字有些武断，但它们用于说明欠采样的概念。这些应用对adc性能提出了严格的要求，特别是在snr和sfdr方面。现代流水线adc，如14位、80 msps ad9444，可以满足这些苛刻的要求。例如，ad9444的sfdr为97 dbc，snr为73 db，采用70 mhz if输入。ad9444的输入带宽为650 mhz。其他针对sfdr和/或snr优化的14位adc包括ad9445和ad9446。
图 18.以 20 msps 的采样速率对 if 频率为 75 mhz 的 60 mhz 带宽信号进行采样。
结论
我们在这里讨论了逐次逼近、σ-δ和流水线架构，这些架构在现代集成电路adc中使用最为广泛。
逐次逼近是几乎所有多路复用数据采集系统以及许多仪器仪表应用的首选架构。sar adc相对易于使用，无流水线延迟，分辨率高达18位，采样速率高达3 msps。
对于各种工业测量应用，σ-δ型adc是理想的选择;它的分辨率从 12 位到 24 位不等。西格玛三角洲adc适用于各种传感器调理、能量监控和电机控制应用。在许多情况下，高分辨率和片上pga的添加允许传感器和adc之间的直接连接，而无需仪表放大器或其他调理电路。
σ-δ型adc和dac可轻松集成到包含高度数字功能的ic中，在语音频段和音频市场中也占据主导地位。这些转换器固有的过采样特性大大降低了对adc抗混叠滤波器和dac重建滤波器的要求。
对于大于约5 msps的采样速率，流水线架构占主导地位。这些应用通常需要高达14位的分辨率，具有高sfdr和snr，采样频率范围为5 msps至大于100 msps。这类adc用于多种类型的仪器，包括数字示波器、频谱分析仪和医学成像。其他应用包括视频、雷达和通信应用（包括中频采样、软件无线电、基站和机顶盒）和消费电子设备，如数码相机、显示器电子产品、dvd、高清电视和高清电视。
使用制造商的选择指南和参数搜索引擎，加上对三种基本架构的基础知识，应该有助于设计人员为应用选择合适的adc。使用制造商的评估板使该过程变得更加容易。
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目前，大多数adc应用可分为四大细分市场：（a）数据采集，（b）精密工业测量，（c）语音带和音频，以及（d）“高速”（意味着采样速率大于约5 msps）。这些应用中的很大一部分可以通过逐次逼近（sar）、σ-δ（σ-δ）和流水线adc来满足。基本了解这些、三种最流行的adc架构及其与细分市场的关系，是对选择指南和搜索引擎的有用补充。
图1.adc 架构、应用、分辨率和采样速率。
图1中的分类大致显示了这些应用领域和相关的典型架构与adc分辨率（纵轴）和采样速率（横轴）的关系。虚线代表2005年中期的大致技术水平。尽管各种体系结构的规范有很多重叠，但应用程序本身是选择所需特定体系结构的关键。
逐次逼近用于数据采集的adc
逐次逼近型adc是迄今为止数据采集应用中最流行的架构，特别是当多个通道需要输入多路复用时。从 1970 年代的模块化和混合器件到当今的现代低功耗 ic，逐次逼近型 adc 一直是数据采集系统的主力。该架构于1940年代由贝尔实验室首次用于实验脉冲编码调制（pcm）系统。 epsco的bernard gordon于1954年推出了第一款商用真空管sar adc，这是一款耗散11瓦的50位500 ksps adc。
现代 ic sar adc 的分辨率为 8 位至 18 位，采样速率高达 mhz。在撰写本文时，可用器件的最新性能为16 msps （ad3）时为7621位，18 msps （ad2）时为7641位。输出数据通常通过标准串行接口（i2例如c或spi），但有些器件具有并行输出（代价是引脚数和封装尺寸明显增加）。®®
图2.基本逐次逼近 （sar） adc。
基本的逐次逼近架构如图2所示。为了处理快速变化的信号，sar adc具有输入采样保持（sha），以在转换周期内保持信号恒定。转换从内部d/a转换器（dac）设置为中间电平开始。比较器确定sha输出是大于还是小于dac输出，结果（转换的最高有效位（msb））作为1或0存储在逐次逼近寄存器（sar）中。然后将dac设置为1/4电平或3/4电平（取决于msb的值），比较器决定转换的第二位。结果（1或0）存储在寄存器中，该过程继续，直到确定所有位值。在转换过程结束时，断位逻辑信号（eoc、drdy、busy 等）。首字母缩略词sar实际上代表逐次逼近寄存器（控制转换过程的逻辑块），通常被理解为整个架构的缩写。
典型sar adc的时序图如图3所示。所示功能通常存在于大多数sar adc中，但其确切标签可能因器件而异。请注意，与该特定样本对应的数据在转换时间结束时可用，没有“管道”延迟或“延迟”。这使得sar adc易于在单脉冲、突发模式和多路复用应用中使用。
图3.sar a/d 转换器的简化时序图。
大多数现代ic sar adc的内部转换过程由高速时钟（内部或外部，取决于adc）控制，不需要与转换开始输入同步。
逐次逼近型adc转换过程中使用的基本算法可以追溯到1500年代。它与一个有用的数学难题的解决方案有关 - 通过最小称重操作序列确定未知重量（参考文献1）。如前所述，在这个问题中，目标是确定最小重量数，该重量将用于使用天平秤称量从 1 磅到 40 磅的整数磅数。数学家塔塔利亚（tartaglia）在1556年提出的一种解决方案是使用权重的二进制系列1磅，2磅，4磅，8磅，16磅和32磅（或20, 21, 22, 23, 24和 25).所提出的称重算法与现代逐次逼近型adc中使用的算法相同。（应该注意的是，该解决方案实际上可以测量高达 63 lb （26– 1） 而不是问题中所述的 40 磅）.* 使用天平刻度的二进制算法如图 4 所示，重量未知为 45 磅。
*请注意，如果允许三元（基数-3：1，0，–1）逻辑，则可以分四个步骤解决问题，在天平的两侧应用1、3、9和27磅的重量。事实上，这些重量的最大重量为 40 磅。
图4.使用平衡刻度和二进制权重的逐次逼近adc算法。
sar adc的总体精度和线性度主要取决于内部dac的特性。早期的精密sar adc，例如行业标准的ad574，使用带有激光调整薄膜电阻的dac，以实现所需的精度和线性度。然而，沉积和调整薄膜电阻器的过程会增加成本，并且在器件受到封装的机械应力后，薄膜电阻器值可能会受到影响。
由于这些原因，开关电容（或电荷再分配）dac在较新的基于cmos的sar adc中变得很流行。开关电容dac的主要优点是精度和线性度主要由高精度光刻决定，光刻技术确定了电容板面积，从而确定了电容和匹配程度。此外，小型电容器可以与主电容器并联放置，在自动校准程序的控制下切换输入和输出，以实现高精度和线性度，而无需薄膜激光调整。由于电容器之间的温度跟踪可以优于1 ppm/8c，因此可实现高度的温度稳定性。
cmos是现代sar adc的首选工艺，也是模拟开关的理想工艺。因此，输入多路复用可以相对直接地添加到基本的sar adc功能中，从而允许在单个芯片上集成完整的数据采集系统。额外的数字功能也很容易添加到基于sar的adc中，因此多路复用器时序、自动校准电路等功能正变得越来越普遍。
图5显示了ad79x8系列1 msps sar adc的元件。音序器允许自动转换所选通道，或者如果需要，可以单独寻址通道。数据通过串行端口传输。sar adc在多通道数据采集应用中很受欢迎，因为它们缺乏σ-δ和流水线adc架构中典型的“流水线”延迟。sar adc 的转换模式包括“单次”、“突发”和“连续”。
图5.具有1通道输入多路复用器的现代8 msps sar adc的功能框图。该系列包括ad7908（8位）、ad7918（10位）和
ad7928
（12位）。
用于精密工业测量和仪器仪表的σ-δ型adc
现代σ-δ型adc实际上已经取代了积分型adc（双斜率、三斜率、四斜率等），适用于需要高分辨率（16位至24位）和高达几百赫兹的有效采样速率的应用。高分辨率与片内可编程增益放大器（pga）相结合，可将传感器（如电子秤和热电偶）的小输出电压直接数字化。正确选择采样速率和数字滤波器带宽还可以实现对 50 hz 和 60 hz 电力线频率的出色抑制。σ-δ型adc为使用仪表放大器（仪表放大器）和sar adc的传统方法提供了一种有吸引力的替代方案。
σ-δ adc架构背后的基本概念起源于1950年代的贝尔实验室，即利用三角形调制和差分pcm的实验性数字传输系统。到 1960 年代末，σ-δ 架构已广为人知。然而，由于数字滤波器（当时很少见）是架构中不可或缺的一部分，因此直到1980年代后期才出现实际的ic实现，当时数字cmos中的信号处理变得广泛可用。σ-δ 中使用的基本概念（过采样、噪声整形、数字滤波和抽取）如图 6 所示。
图6.σ-δ 中使用的基本概念的噪声频谱效应：过采样、数字滤波、噪声整形和抽取。
图6a显示了传统“奈奎斯特”操作的噪声频谱，其中adc输入信号介于直流和直流之间fs/2，并且量化噪声均匀分布在同一带宽上。在图6b中，采样频率增加了一个系数k（过采样比），但输入信号带宽保持不变。然后用数字滤波器去除落在信号带宽之外的量化噪声。输出数据速率现在可以降低（抽取）回原始采样速率fs.这种过采样过程，然后是数字滤波和抽取，增加了奈奎斯特带宽内的snr（直流至fs/2).k每加倍，直流至-fs/2带宽增加 3 db。图6c显示了基本的σ-δ架构，其中传统的adc被σ-δ调制器取代。调制器的作用是整形量化噪声，使其大部分发生在目标带宽之外，从而大大提高dc-fs/2区域。
基本的一阶σ-δ型adc如图7所示，σ-δ调制器较为详细。
图7.一阶σ-δ型adc。
该基本调制器的核心是一个1位adc（比较器）和一个1位dac（开关）。虽然有许多多位σ-δ型adc，但使用单位调制器的adc具有固有的出色差分线性度的明显优势。
调制器的输出为1位数据流。由于积分器周围的负反馈，b处的信号平均值必须等于v在.如果 v在为零（即中间量程），输出数据流中有相等数量的 1 和 0。当输入信号变得更正时，1 的数量增加，0 的数量减少。同样，当输入信号变为更负时，1 的数量减少，0 的数量增加。因此，输出流中的 1 与同一间隔内样本总数（ 密度）的比率必须与输入的直流值成正比。
调制器还通过充当信号的低通滤波器和量化噪声的高通滤波器来实现噪声整形功能。请注意，数字滤波器是 σ-δ adc 的组成部分，可以对其进行优化以提供出色的 50 hz/60 hz 工频抑制。但是，数字滤波器确实引入了固有的流水线延迟，这在多路复用和伺服应用中绝对必须考虑。如果信号多路复用到σ-δ型adc，则必须允许数字滤波器建立到新值，然后输出数据才有效。这种建立通常需要几个输出时钟周期。由于数字滤波器的流水线延迟，σ-δ转换器不能在“单脉冲”或“突发”模式下工作。
虽然简单的一阶单比特σ-δ型adc由于采用1位adc和1位dac而具有固有的线性和单调性，但它不能为高分辨率应用提供足够的噪声整形。增加调制器中的积分器数量（类似于向滤波器添加极点）可提供更多的噪声整形，但代价是更复杂的设计，如图8所示，二阶1位调制器。请注意，与一阶调制器相比，噪声整形特性有所改善。高阶调制器（大于三阶）难以稳定，并且存在重大的设计挑战。
图8.二阶σ-δ调制器。
高阶调制器的一种常用替代方案是使用多位架构，其中1位adc（比较器）替换为n位闪存转换器，单位dac（开关）替换为高度线性的n位dac。通过使用数据加扰等技术来实现内部adc和dac所需的线性度，可以避免多位σ-δ型adc中昂贵的激光调整。
虽然集成架构（双斜率、三斜率等）仍用于数字电压表等应用，但 cmos σ-δ adc 是当今工业测量应用的主要转换器。这些转换器提供出色的电力线共模抑制和高达 24 位的分辨率以及片上校准等数字便利性。许多器件具有可编程增益放大器（pga），允许直接数字化来自桥式和热电偶传感器的小信号，而无需额外的外部信号调理电路和仪表放大器。
图9显示了精密称重传感器的简化图。这种特殊的称重传感器在 10v 激励下为 2 kg 的负载产生 5mv 满量程输出电压。
电桥的共模输出电压为2.5 v。该图显示了 2 kg 负载的桥电阻值。任何给定负载的输出电压与激励电压成正比，即与电源电压成比例。
图9.称重传感器信号调理应用。
对这种低电平输出进行数字化的传统方法是使用仪表放大器提供必要的增益，以驱动14位至18位分辨率的传统sar adc。出于失调和漂移方面的考虑，需要ad5555或ad8230等“自稳稳零”仪表放大器。由于自动归零仪表放大器的噪声，需要适当的滤波电路。此外，sar adc的输出数据通常被平均，以进一步降低噪声。
图10显示了传统仪表放大器/sar adc方法的一个有吸引力的替代方案，该方法使用称重传感器和ad7799高分辨率σ-δ型adc之间的直接连接。adc以10.16 hz的吞吐速率将4 mv满量程电桥输出数字化为约7个“无噪声”位（有关折合到输入端的噪声和无噪声代码分辨率的更多讨论，请参阅进一步阅读1）。比率式操作免除了增设精密基准电压源的需要。
图 10.使用高分辨率σ-δ型adcad7799进行称重传感器信号调理
当极低电平信号必须数字化为高分辨率时，σ-δ adc是一种有吸引力的选择，但用户应了解，σ-δ adc比sar adc的数字密集度更高，因此可能需要更长的开发周期。评估板和软件可以极大地帮助这一过程。尽管如此，仍有许多仪器仪表和传感器信号调理应用可以通过传统的仪表放大器（用于信号放大和共模抑制）以及多路复用器和sar adc高效解决。
西格玛三角洲用于语音带和音频的adc
除了为各种工业测量应用（精密测量、传感器监控、电能计量和电机控制）提供有吸引力的解决方案外，σ-δ转换器还主导着现代语音频段和音频应用。σ-δ转换器固有的高过采样率的一个主要优点是，它们简化了adc的输入抗混叠滤波器和dac的输出抗成像滤波器。此外，在基于cmos的转换器中添加数字功能的便利性使得数字滤波器可编程性等功能变得实用，而整体芯片面积、功耗和成本仅略有增加。
语音带音频的数字技术始于 1940 年代 pcm 电信应用的早期。早期的t载波系统使用8位压缩adc和扩展dac，8 ksps的采样频率成为早期标准。
现代数字蜂窝系统采用更高分辨率的过采样线性σ-δ型adc和dac，而不是低分辨率的扩容技术。典型的snr要求为60 db至70 db。如果需要扩展/扩展以与旧系统兼容，则在dsp硬件或软件中完成。语音带“编解码器”（coder/decoders）具有pcm以外的许多应用，例如语音处理，加密等，有多种类型。
σ-δ型adc和dac也主导着要求更高的音频市场，包括fm立体声、计算机音频、立体声光盘（cd）、数字音频磁带（dat）和dvd音频等。总谐波失真加噪声 （thd + n） 要求范围为 60 db 至大于 100 db，采样速率范围为 48 ksps 至 192 ksps。现代cmosσ-δ型adc和dac可以满足这些要求，并提供通常与此类应用相关的附加数字功能。
用于高速应用的
流水线adc（采样速率大于5 msps）
在本文中，我们将任何需要大于5 msps采样速率的应用任意定义为“高速”。图1显示，sar和流水线adc之间的采样速率在大约1 msps和5 msps之间存在重叠区域。除了这个小区域，被认为是高速的应用通常由流水线adc提供服务。如今，低功耗cmos流水线转换器不仅是视频市场的首选adc，也是许多其他市场的首选adc。这与1980年代形成鲜明对比，当时这些市场由ic闪存转换器（主导8位视频市场，采样速率在15 msps和100 msps之间）或更高分辨率，更昂贵的模块化/混合解决方案提供服务。尽管低分辨率闪存转换器仍然是流水线adc的重要构建模块，但它们很少单独使用，除非采样速率极高（通常大于1 ghz或2 ghz），要求分辨率不超过6位至8位。
如今，需要“高速”adc的市场包括许多类型的仪器仪表应用（数字示波器、频谱分析仪和医学成像）。视频、雷达、通信（中频采样、软件无线电、基站、机顶盒等）和消费电子产品（数码相机、显示器电子产品、dvd、高清电视和高清电视）也需要高速转换器。
流水线adc起源于1950年代首次使用的子范围架构。一个简单的6位、两级子范围adc的框图如图11所示。
图 11.6位、两级子量程adc。
sha的输出由第一级3位子adc（sadc）数字化，通常是闪存转换器。粗略的3位msb转换使用3位子dac（sdac）转换回模拟信号。然后从sha输出中减去sdac输出，放大差值，该“残余信号”由第二级3位sadc数字化，以产生总6位输出字的三个lsb。
图 12.第二级sadc输入端的残余波形。
通过检查第二级adc输入端的“残余”波形，可以最好地评估该子范围adc，如图12所示。该波形是施加到adc模拟输入端的低频斜坡信号的典型波形。为了不丢失代码，残余波形不得超过第二级adc的输入范围，如图12a的理想情况所示。这意味着 n1 位 sadc 和 n1 位 sdac 都必须精确到 优于 n1 + n2 位。在所示的示例中，n1 = 3、n2 = 3 和 n1 + n2 = 6。当残余波形超出n12 sadc“r”的范围并落在“x”或“y”区域内时，图2b所示的情况将导致失码，这可能是由非线性n1 sadc或级间增益和/或失调不匹配引起的。在这种情况下，adc输出可能如图13所示。
图 13.由于msb adc非线性或级间未对准而导致的失码。
如图所示，此架构对于高达 8 位的分辨率很有用 （n1 = n2 = 4）;然而，在两级之间保持优于8位的对齐（特别是在温度变化期间）可能很困难。在这一点上，值得注意的是，除了超出本讨论范围的某些设计问题之外，对于子范围架构中每个阶段的位数相等，没有特别的要求。此外，可以有两个以上的阶段。尽管如此，图11所示的架构仅限于大约8位分辨率，除非添加某种形式的纠错。
纠错的子范围adc架构出现在1960年代中期，是实现更高分辨率的有效手段，同时仍然利用基本的子范围架构。例如，在两级6位子范围adc中，第二级adc增加了一个额外的位，允许对图12中显示为“x”和“y”的区域进行数字化。第二级adc中的额外范围允许残余波形偏离其理想值，前提是它不超过第二级adc的范围。但是，内部sdac仍必须精确到超过整体分辨率n1 + n2。
图6所示为具有纠错功能的基本14位子量程adc，第二级分辨率从原来的4位增加到3位。当残波波形落在“x”或“y”超量程区域时，修改n1 sadc的结果所需的附加逻辑，通过简单的加法器与添加到残差波形的直流失调电压一起实现。在这种安排中，第二阶段 sadc 的 msb 控制 msb 是递增 001 还是未经修改地通过。
值得注意的是，在第二级adc中可以使用多个校正位，这是转换器设计过程的一部分，超出了本文的讨论范围。
图14所示的纠错子范围adc没有流水线延迟。输入 sha 在发生以下事件所需的时间内保持保持模式：第一级 sadc 做出决定，其输出由第一级 sdac 重建，sdac 输出从 sha 输出中减去，放大，并由第二级 sadc 数字化。数字数据通过纠错逻辑和输出寄存器后，即可使用;转换器已准备好进行另一个采样时钟输入。
图 14.6位子量程误差校正adc，n1 = 3，n2 = 4。
为了提高基本子范围adc的速度，图15所示的“流水线”架构变得非常流行。该流水线adc具有数字校正的子范围架构，其中两级中的每一级在转换周期的一半内对数据进行操作，然后在采样时钟的下一阶段之前将其残余输出传递到“流水线”中的下一级。级间采样保持（t/h）用作模拟延迟线——当第一级转换完成时，它定时进入保持模式。这为内部sadc、sdac和放大器提供了更长的建立时间，并允许流水线转换器以比非流水线版本高得多的总采样速率运行。
图 15.具有纠错功能的子范围adc中的通用流水线级。
在设计流水线adc时，可以进行许多设计权衡，例如级数、每级位数、校正位数和时序。为了确保来自与特定样本对应的各个级的数字数据同时到达纠错逻辑，必须在流水线级的每个输出中添加适当数量的移位寄存器。例如，如果第一阶段需要七个移位寄存器延迟，则下一阶段将需要六个，接下来的五个，依此类推。这会将数字流水线延迟添加到最终输出数据中，如图16所示，这是典型流水线adc ad9235的时序。
图 16.典型流水线adc的时序，即12位、65 msps ad9235。
对于12位、65 msps ad9235，流水线延迟有个时钟周期（有时称为延迟）。此延迟可能是问题，也可能不是问题，具体取决于应用程序。如果adc位于反馈控制环路内，则延迟可能是一个问题——在重叠区域，逐次逼近架构将是更好的选择。延迟也使得流水线adc难以在多路复用应用中使用。
然而，在频率响应比建立时间更重要的大量应用中，延迟问题并不是一个真正的问题。
与大多数cmos流水线adc相关的一个微妙问题是它们在低采样速率下的性能。由于内部时序通常由外部采样时钟控制，因此极低的采样速率将内部采样保持的保持时间延长至过度下降导致转换误差的程度。因此，大多数流水线adc都有最小和最大采样速率的规范。显然，这排除了单脉冲或突发模式应用中的操作，而sar adc架构更适合这些应用。
最后，澄清子范围adc和流水线adc之间的区别非常重要。从上面的讨论可以看出，虽然流水线adc通常是子范围的（当然有纠错功能），但子范围adc不一定是流水线的。事实上，由于对高采样率的需求，流水线子范围架构占主导地位，其中内部建立时间至关重要。
目前市面上已有流水线型adc，分辨率高达14位，采样速率超过100 mhz。它们非常适合许多不仅需要高采样速率，还需要高信噪比 （snr） 和无杂散动态范围 （sfdr） 的应用。如今，这些转换器的一个流行应用是用于现代蜂窝电话基站的软件定义无线电（sdr）。
图17显示了通用软件无线电接收器和发射器的简化图。一个基本特性是：adc直接对包含许多通道的整个带宽进行数字化，而不是在接收器中单独数字化每个通道。总带宽可高达20 mhz，具体取决于空中标准。信道滤波、调谐和分离由高性能数字信号处理器（dsp）在接收信号处理器（rsp）中以数字方式执行。
在相对较高的中频（if）下对频段进行数字化处理可消除下变频的几个阶段。这导致了成本更低、更灵活的解决方案，其中大部分信号处理都是以数字方式执行的，而不是在与标准模拟超外差无线电接收器相关的更复杂的模拟电路中执行。此外，各种空气标准（gsm，cdma，edge等）可以通过相同的硬件处理，只需在软件中进行适当的更改即可。请注意，软件无线电中的发射器使用发射信号处理器（tsp）和dsp来格式化各个通道，以便通过上游dac进行传输。
图 17.通用中频采样宽带软件无线电接收器和发射器。
接收器的adc要求由接收器必须处理的特定空气标准决定。提供给adc的带宽中的频率由所需信号以及大幅度“干扰源”或“阻塞源”组成。adc不得因阻塞信号而产生互调产物，因为这些不需要的产物会掩盖较小的所需信号。最大预期阻塞信号与最小预期信号之比基本上决定了所需的无杂散动态范围（sfdr）。除了高sfdr之外，adc还必须具有与所需接收器灵敏度兼容的信噪比（snr）。
另一个要求是adc在所需的if频率下满足sfdr和snr规范。if采样的基本概念如图18所示，其中20 mhz频段的信号以60 msps的速率数字化。注意if采样过程如何将信号从第三个奈奎斯特区转移到基带，而无需模拟下变频。目标信号带宽以中频频率为75 mhz的第三奈奎斯特区为中心。此示例中选择的数字有些武断，但它们用于说明欠采样的概念。这些应用对adc性能提出了严格的要求，特别是在snr和sfdr方面。现代流水线adc，如14位、80 msps ad9444，可以满足这些苛刻的要求。例如，ad9444的sfdr为97 dbc，snr为73 db，采用70 mhz if输入。ad9444的输入带宽为650 mhz。其他针对sfdr和/或snr优化的14位adc包括ad9445和ad9446。
图 18.以 20 msps 的采样速率对 if 频率为 75 mhz 的 60 mhz 带宽信号进行采样。
结论
我们在这里讨论了逐次逼近、σ-δ和流水线架构，这些架构在现代集成电路adc中使用最为广泛。
逐次逼近是几乎所有多路复用数据采集系统以及许多仪器仪表应用的首选架构。sar adc相对易于使用，无流水线延迟，分辨率高达18位，采样速率高达3 msps。
对于各种工业测量应用，σ-δ型adc是理想的选择;它的分辨率从 12 位到 24 位不等。西格玛三角洲adc适用于各种传感器调理、能量监控和电机控制应用。在许多情况下，高分辨率和片上pga的添加允许传感器和adc之间的直接连接，而无需仪表放大器或其他调理电路。
σ-δ型adc和dac可轻松集成到包含高度数字功能的ic中，在语音频段和音频市场中也占据主导地位。这些转换器固有的过采样特性大大降低了对adc抗混叠滤波器和dac重建滤波器的要求。
对于大于约5 msps的采样速率，流水线架构占主导地位。这些应用通常需要高达14位的分辨率，具有高sfdr和snr，采样频率范围为5 msps至大于100 msps。这类adc用于多种类型的仪器，包括数字示波器、频谱分析仪和医学成像。其他应用包括视频、雷达和通信应用（包括中频采样、软件无线电、基站和机顶盒）和消费电子设备，如数码相机、显示器电子产品、dvd、高清电视和高清电视。
使用制造商的选择指南和参数搜索引擎，加上对三种基本架构的基础知识，应该有助于设计人员为应用选择合适的adc。使用制造商的评估板使该过程变得更加容易。
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