解析触发器的setup、hold、skew属性
如果火车8点开，你住在离车站20分钟的路程，你什么时候“触发”？如果你在7点40分后出发，你就会错过火车。如果你在7：40之前出发，你应该有足够的时间进入车站。(setup time是20分钟！).
你的朋友需要5分钟帮助搬运行李，你到站后需要待多久？最早是8点05分。没有你5分钟的搬运行李时间，你的朋友就不能上车，你同样会错过火车。(hold time是5分钟！)
每个触发器在有效时钟边沿都有一个时序范围，在该范围内数据不应该变化。如果数据在期间变化，输出就是不可预测的，这对数字电路来说非常可怕。
现在，我们来看一下时序电路中不同类型的延迟。
**最大逻辑传播延迟：
**
第一个ff输入和输出是d1和q1，第二个ff的输入和输出是d2和q2，两个触发器之间有一些逻辑延迟tpd。时钟周期应该满足
tclock ≥ tcq + tpd(max) + tsetup**最小逻辑传播延迟：
**
时序电路还需要满足最恶劣情况下的hold要求。
thold ≤ tcq + tpd(min)**考虑clock skew的最大逻辑传播延迟：
**
clock skew是指时钟边沿没有同时到达所有的ffs。
tskew = tcapture - tlaunch正clock skew增加了到达右侧ff的时间,可以支持更大的tpd(max),负clock skew相反。
tclock + tskew = tcq + tpd(max) + tsetup**考虑clock skew的最小逻辑传播延迟：
**
正clock skew增加了到达右侧ff的时间,支持更小的tpd(max),负clock skew相反。
thold +tskew= tcq + tpd(min)假设tcq = 1ns,thold=0ns,tsetup=3ns,tskew =+2ns.tclock=16ns.
tpd(min) = thold + tskew - tcq = 0 + 2 - 1 = 1 ns;tpd(max) = tclock + tskew - tsetup - tcq = 16 + 2 - 3 - 1 = 14ns
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