利用16位DAC实现20位分辨率的设计
随着dsp芯片处理数据能力的提高，数字信号处理系统的精度要求也越来越高。考虑到系统要求的是相对精度，而非绝对精度。为了获得最佳相对精度，本文提出一种创新的解决方案，即在精密dac后端使用可编程增益放大器(pga)。
系统框架结构
该系统主要包括以下几个部分：dsp、dac、dac后端低通滤波电路以及两个数字可编程运放pga205，如图1所示。系统中dsp采用了ti公司的tms320vc5402，它有一组程序总线和三组数据总线，高度并行性的算术逻辑单元alu、专用硬件逻辑片内存储器、增强型hpi口和高达100mhz的cpu频率，可以在一个周期里完成两个读和一个写操作。
图1
d/a采用了adi公司的一种16位、低功耗数模转换器ad7846，实现了高速同步数模转换。可编程增益放大器采用的是美国bb公司的具有低增益误差的pga205，它可采用4.5～18v的电源工作，通过与cmos与ttl兼容的输入端来设定增益，并能提供快速的稳定时间。
硬件实现
tms320vc5402和ad7846是通过vc5402的并行i/o接口来实现数据交换，通过地址线来对ad7846的四个数字逻辑进行控制的。
将cs和r/w均置为低电平时，开始向该dac写数，经过一段延时，将ldac置为高电平，clr置为低电平，dac进行数模转换。最后，将r/w和clr均置为低电平，即将该dac锁存器清零。当然，也可以通过cpld来对其进行控制。 图2是dsp和ad7846接口电路，图中省略了控制信号的电平转换电路部分以及dac的参考电压供电电路(ad7846由ad1580提供1.25v的单极性参考电压，ad7846最终输出单极性峰峰值为1.25v的正弦波)。dac后端低通滤波采用10阶1khz巴特沃斯低通滤波电路，有很好的幅频特性。 ad7846在16bit分辨率条件下为±1lsb，在此dac后端的pga达到稳定状态的建立时间必须足够快，以便与具有相同分辨率dac的转换速度相匹配。此外，所选择的pga还必须具有尽可能低的噪声，因为它决定系统的信噪比(snr)。为了解决这些问题，本设计中的放大器采用pga205运算放大器，它具有满足设计要求的速度、精度和快速建立时间。当dac输出信号幅度很低时能使该系统达到20位精度，如图3所示。 后端运放电路由两个可编程增益运放pga205串联组成。该运放电路可提供从g=1到g=16(即20、21、22、23、24)的可编程增益放大，从而达到使ad7846精度提高至20位的目的。增益输入端具体输入值详见参考文献[5]真值表。数字输入端可直接与通用的cmos和ttl逻辑元件直接接口，逻辑输入端以接地端为基准。如果数字输入端不带锁存器，逻辑输入的改变将立即选择新的增益。逻辑输入的开关时间大约是0.5μs。
图2
图3
增益改变的响应时间等于开关时间加上放大器稳定到与新选择的增益相对应的新输入电压所需要的时间。对于0.01%的精度，当g=1时，稳定时间为2.5μs，当g=16时，稳定时间为5μs。本系统中，使用外部逻辑锁存器锁存来自高速数据总线的增益控制信号。使用外部锁存器可以把高速的数字总线与敏感的模拟电路分开，应使锁存电路尽可能远离模拟电路以避免将数字噪声耦合到模拟电路中。
软件设计
在通信、仪器仪表和控制等领域的信号处理系统中，通常通过下述两种方法来产生所需波形，一种方法为使用算法直接产生精度高，所占的存储空间较小；另一种为查表法，如果要有高的精度则要使用很大的表来记录，从而占有较多的存储空间，但是实时性较第一种方法好，本设计采用第二种方法，限于篇幅，dsp源程序略去。
系统设计应注意的几个问题
ad7846有单极性(0～5v，0～10v输出范围)、双极性(±5v，±10v输出范围)两种工作方式。单极性工作时，需将vref接设计所需的正参考电压，而将vref接地；双极性工作则需将vref+、vref-分别接设计所需的正负参考电压。另由于ad7846有片内集成运放，如果将rin脚接地，其输出范围为2vref-～2vref+；如果将rin脚与vout脚短接，则其输出范围为vref-～vref+。
高速系统特别是模拟数字混合系统要尤其注意接地问题。除了电源端相连外，数字地和模拟地要分开。另外，对于高速系统使用大面积地阻抗非常重要。电源与器件尽量靠近，并在总的电源输入端跨接大容量的去耦电容。
信号走线时，应避免数字、模拟信号交叉走线，如必须交叉，尽可能直角交叉。尽量采用多层布线，相邻层的走线尽量正交。
结束语
利用dsp强大的运算处理能力，将其与ad7846、pga205结合在一起(其中ad7846由ad1580提供1.25v的参考电压)，从而实时地产生高精度的波形。实现了较高的精度和较好的实时性。
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该系统主要包括以下几个部分：dsp、dac、dac后端低通滤波电路以及两个数字可编程运放pga205，如图1所示。系统中dsp采用了ti公司的tms320vc5402，它有一组程序总线和三组数据总线，高度并行性的算术逻辑单元alu、专用硬件逻辑片内存储器、增强型hpi口和高达100mhz的cpu频率，可以在一个周期里完成两个读和一个写操作。
图1
d/a采用了adi公司的一种16位、低功耗数模转换器ad7846，实现了高速同步数模转换。可编程增益放大器采用的是美国bb公司的具有低增益误差的pga205，它可采用4.5～18v的电源工作，通过与cmos与ttl兼容的输入端来设定增益，并能提供快速的稳定时间。
硬件实现
tms320vc5402和ad7846是通过vc5402的并行i/o接口来实现数据交换，通过地址线来对ad7846的四个数字逻辑进行控制的。
将cs和r/w均置为低电平时，开始向该dac写数，经过一段延时，将ldac置为高电平，clr置为低电平，dac进行数模转换。最后，将r/w和clr均置为低电平，即将该dac锁存器清零。当然，也可以通过cpld来对其进行控制。 图2是dsp和ad7846接口电路，图中省略了控制信号的电平转换电路部分以及dac的参考电压供电电路(ad7846由ad1580提供1.25v的单极性参考电压，ad7846最终输出单极性峰峰值为1.25v的正弦波)。dac后端低通滤波采用10阶1khz巴特沃斯低通滤波电路，有很好的幅频特性。 ad7846在16bit分辨率条件下为±1lsb，在此dac后端的pga达到稳定状态的建立时间必须足够快，以便与具有相同分辨率dac的转换速度相匹配。此外，所选择的pga还必须具有尽可能低的噪声，因为它决定系统的信噪比(snr)。为了解决这些问题，本设计中的放大器采用pga205运算放大器，它具有满足设计要求的速度、精度和快速建立时间。当dac输出信号幅度很低时能使该系统达到20位精度，如图3所示。 后端运放电路由两个可编程增益运放pga205串联组成。该运放电路可提供从g=1到g=16(即20、21、22、23、24)的可编程增益放大，从而达到使ad7846精度提高至20位的目的。增益输入端具体输入值详见参考文献[5]真值表。数字输入端可直接与通用的cmos和ttl逻辑元件直接接口，逻辑输入端以接地端为基准。如果数字输入端不带锁存器，逻辑输入的改变将立即选择新的增益。逻辑输入的开关时间大约是0.5μs。
图2
图3
增益改变的响应时间等于开关时间加上放大器稳定到与新选择的增益相对应的新输入电压所需要的时间。对于0.01%的精度，当g=1时，稳定时间为2.5μs，当g=16时，稳定时间为5μs。本系统中，使用外部逻辑锁存器锁存来自高速数据总线的增益控制信号。使用外部锁存器可以把高速的数字总线与敏感的模拟电路分开，应使锁存电路尽可能远离模拟电路以避免将数字噪声耦合到模拟电路中。
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ad7846有单极性(0～5v，0～10v输出范围)、双极性(±5v，±10v输出范围)两种工作方式。单极性工作时，需将vref接设计所需的正参考电压，而将vref接地；双极性工作则需将vref+、vref-分别接设计所需的正负参考电压。另由于ad7846有片内集成运放，如果将rin脚接地，其输出范围为2vref-～2vref+；如果将rin脚与vout脚短接，则其输出范围为vref-～vref+。
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