单板上以太网硬件设计框架

一关于这篇文章
如果没有接触过以太网相关硬件设计的话，也许会好奇，rj45网口到控制器内部的物理通路是什么样的，我的这系列文章希望能够帮助到需要的人。内容初步规划为三个部分：以太网硬件设计需要知道的基础知识、以太网硬件设计细节、以太网测试，这篇是关于是以太网硬件设计需要知道的基础知识，能够对单板上以太网硬件设计的框架有个系统性认识。
二单板上以太网硬件设计框架
2.1 以太网协议的基本构成
由于以太网的接口形态、信号的传输媒介和标准非常多（在ieee 802.3中定义），这里只介绍最熟悉的，我们生活中最常见的以铜质双绞线为媒介的10base-t、100base-tx、1000base-t网络，也就是我们常说的十兆、百兆、千兆网络（单位兆是mbps，million bits per second），这三者可以在同一硬件架构上自动兼容，取决于phy芯片的支持。标准以太网的整个通信链路被分为7层（许多协议复用以太网硬件架构，将以太网上层软件协议进行扩展和修改，譬如ethernet、gige vision、profinet等协议），与硬件设计相关的仅仅是数据链路层(mac)、物理层(phy)。
图 1 开放式系统互联通信参考模型(此图来自网络)
2.2 以太网的硬件部分的基本构成
以太网协议与硬件相关的2层中，主控制器的接口为mac，mac口连接的外围芯片phy（有些主控内部集成了phy，外部直接连网络变压器即可），mac和phy通信的接口有很多种（其实大同小异），用得最多的有rmii（最大支持百兆带宽，mcu用得比较多）和rgmii（最大支持千兆带宽，高性能平台芯片用得比较多），其中smi接口为phy的寄存器配置引脚(mdio,mdc)，cpu可以通过该接口对phy进行寄存器配置以及状态的读取。硬件的框图如下：
图 2 硬件框架简图
从框图可以看到，电路并不复杂，cpu通过mac的高速数字接口rmii/rgmii与phy进行交互，phy作为物理层，起到将cpu发送过来的网络数据编码成差分信号给到外部网络接口mdi，同样的，本机的phy将与rj45连接的另一头的phy发送过来的差分信号转换为rgmii信号发送给cpu。图中变压器原边中心抽头c1的连接方式取决于phy的类型，电流型phy，c1连接电源，电压型phy，c1连接电容到信号地，phy芯片的datasheet中会有说明。
phy的主要作用：
以太网底层协议的处理，包括自协商、link状态、网线自动翻转、冲突检测等等，这些信息同步体现在寄存器中，可以通过smi接口进行读或写。
rmii/rgmii数据的编解码工作，在不同的带宽下编解码不一样，1000base-t是4d-pam编码(5电平)，100base-tx是mlt-3编码(3电平)，10base-t是曼彻斯特编码。
在10/100兆网中，rj45的1、2为tx，3、6为rx，现在的phy芯片基本都支持自动mdi/mdi-x技术，tx和rx无需考虑交叉（如果不放心可以在phy的datasheet中搜索“automatic mdi/mdix”，不支持可以使用交叉网线，参考《网线t568a与t568b（交叉网线）》）。1000兆网的使用8根线，采用混合调制技术（后续专门写一篇文章讲这个），4对差分线可以同时进行收发。
变压器次级线圈的中心抽头通过阻容连接到机壳地，电阻一般取值75ω，电容一般取值1nf/2kv，主要作用是提供共模噪声通路和滤波(变压器内部还有共模滤波电感，图中没有画出)，如果网线是带屏蔽的，屏蔽线连接机壳地（最好是围绕信号线360°端接的方式），从而提供一个共模信号回流路径，效果会更好。如下图：
如果没有屏蔽线，则两设备通过电容或者远端地线提供共模回路，从而共模信号的环路较大，工模信号的辐射也会较大。
图中电路没有保护电路，一般在变压器的初级（靠近phy芯片一侧）放置esd阵列即可，由于是高速信号，esd的结电容原则上不超过1pf，如果在工作环境比较恶劣的场景，需要选用功率更高的管子，结电容可适当增加，原则上不超过2pf，次级也需要增加保护器件，具体情况具体分析。