关于台积电技术路线图分析介绍
台积电是晶圆代工领域毫无疑问的绝对王者。
拓墣产业研究院日前发布的2019年q2全球top10晶圆代工厂榜单显示，台积电q2以49.2%的市场份额高居十大榜首，遥遥领先于排名第二的三星（市场份额为18%）。这一切都是得益于他们过去多年来的庞大投入和深厚的积累。
2019年第二季度全球前十晶圆代工厂排名
在昨日于上海举办的台积电2019中国技术论坛上，他们对外展示了公司在晶圆代工方面的实力，同时还披露了公司未来的发展方向和一些新的工艺节点、封装、rf和envm等一系列的技术细节。
工艺路线：7nm统治市场，5nm正在路上
在移动、hpc、ai和5g等需求推动下，7nm工艺制程成为了市场的香饽饽。而迄今为止这全部都是台积电的生意。
该公司总裁魏哲家在昨日的技术论坛上表示，台积电是全球第一家大规模量产7nm工艺的晶圆代工厂，现在市面上所有用7nm工艺制造的芯片，全部都是台积电生产的。从2018年量产以来，公司在7nm上面取得了重要的进展。
据介绍，迄今为止，台积电7nm已经获得了60个nto（new tape out的缩写，也就是新产品流片），在2019年这个数字也将会突破100个。这就带动了公司7nm产能的飙升。资料显示，2018年，台积电7nm的产能较之2017提升了一倍，2019年的产能更将比去年提升1.5倍。据透露，台积电7nm今年的产能将会等效于100万片12寸晶圆，这个工艺所占领公司的营收比例也越来越高。
台积电2019年q1的营收分布（按照不同节点划分）
如上图所示，统计2019年q1的财报我们可以看到，台积电7nm工艺的营收占比已经高达22%，这是台积电现有的节点中贡献最多的。而这个比例在去年前期不值一提。如果我们翻看台积电的财报，我们会发现，他们现在已经习惯于靠着先进工艺挖掘晶圆代工的第一桶金，这也是他们近年来所表现出来的一个明显特征。当然，这需要他们巨大的投入才能获得结果。
在7nm工艺之后，台积电推出了7nm+工艺，作为台积电首个使用euv光刻技术的节点，台积电的7nm+的逻辑密度是前一代工艺（7nm）的1.2倍，在良率方面的表现和7nm相比也不分伯仲。根据他们的规划，这个工艺将会在2019年下半年投入量产。
在7nm和7nm+工艺之后，台积电推出了6nm工艺，按照台积电的说法，这个工艺将会在未来相当长的一段时间内扮演重要的角色。
从他们的介绍我们得知，得益于他们对7nm和应用在7nm+上的euv的了解，他们隆重推出了这个能够获得更小die，将逻辑密度提升18%，同时还能减少制程复杂性，提升良率的工艺。据了解，这个工艺能够支持现有的7nm客户将其ip和设计直接转移到6nm工艺上，开发者不需要做任何的改变，使用之前用在7nm的设计flow和eda就能直接生产。这个工艺在未来会成为7nm+和7nm的接任者，在台积电7nm规划中举足轻重，这个工艺也将会在2020年q1试产。
在6nm之后，台积电还在技术论坛上提到了专门为移动和hpc应用优化的5nm工艺，据透露，通过创新设计，台积电将这一代工艺的逻辑密度，sram尺寸和模拟密度都提升了一个等级，这个工艺也在今年三月份进行了风险试产，公司预估在明年2月将量产5nm工艺，据台积电方面介绍，这将会是第一个使用high mobility channel finfet的节点，届时他们也将成为全球第一个进入5nm的foundry。
在5nm之后，台积电也规划了一个性能增强版的5nm+工艺。据介绍，这个工艺较之5nm将有7%的速度提升，15%的功耗降低。它将与5nm共用相同的设计规则。从台积电方面的介绍我们得知，他们预计这个工艺将会在2020年准备就绪。
谈到5nm+之后的工艺规划时候，台积电谈到了他们finfet和纳米线等先进晶体管结构和high mobility channel、ge和2d材料上的看法。他们同时还提到了创新low—k材料，在他们看来，这些将会是未来半导体工艺演进的关键支撑。
先进封装：从cowos到wow的布局
在工艺节点进入了28nm之后，因为受限于硅材料本身的特性，晶圆厂和芯片厂如果还想通过晶体管微缩，将芯片性能按照之前的步伐提升，这是基本不可能的，为此各大厂商现在都开始探索从封装上入手去提升性能，台积电是当中的一个先驱。
首先，打入众多客户内部的台积电bumping服务是台积电封装业务的一个基本以来。据介绍，超过90%的7nm客户都选择了台积电的bumping服务。
其次就是cowos业务。八年前。在台积电2011 年第三季法说会上，台积电创始人张忠谋毫无预兆掷出重磅炸弹──台积电要进军封装领域。他们推出的第一个先进封装产品是cowos（chip on wafer on substrate）。意思就是将逻辑芯片和dram 放在硅中介层（interposer）上，然后封装在基板上。
据介绍，自推出以来，台积电cowos封装技术获得了超过50个客户的选用，公司在这个封装技术上也获得了业界最高的良率。在他们看来，cowos将会在未来越来越重要，市场需求也会逐渐提升，台积电也会从各个角度来优化，简化客户cowos设计流程，加快产品的上市速度。
这个封装技术也能为创新提供各种各样的支持。
除了bumping 和cowos之外，info（integrated fan-out）也是台积电封装武器库里的另一个杀手锏。所谓info，就是整合型扇出技术。这是一项非穿孔技术，是专为如移动及消费性产品等对成本敏感的应用开发出来的封装技术。
据介绍，这种技术分为三类：一种是info_os（integrated fan-out on substrate），另一种是info_ms（integrated fan-out memory on substrate）,还有一种是info_pop.
此外，台积电还推出了另类的info工艺sow（system on wafer）。
台积电方面表示,这两个封装技术将会在公司的先进封装布局中扮演重要角色，也能够为ai、服务器、网络、ai推理和移动等芯片提供全方位的支持。
根据台积电的划分，以上几种属于他们的后段3d封装。为了进一步推动芯片性能的提升，台积电也推出了前道3d封装工艺soic（system-on-integrated-chips）和全新的多晶圆堆叠（wow，wafer-on- wafer）。
台积电方面进一步表示，通过后段3d封装的后果是获得了一个可以直接使用的芯片，而使用前道封装获得了则只是一个异构芯片，还需要我们进行封装才能获得可用的芯片。
所谓soic是一种创新的多芯片堆栈技术，能对10纳米以下的制程进行晶圆级的接合技术。该技术没有突起的键合结构，因此有更佳运作的性能。
具有革命性意义的工艺技术wafer-on-wafer (wow，堆叠晶圆)，就像是3d nand闪存多层堆叠一样，将两层die以镜像方式垂直堆叠起来，有望用于生产显卡gpu，创造出晶体管规模更大的gpu。据介绍，wow技术通过10μm的硅穿孔方式连接上下两块die，这样一来可以在垂直方向上堆叠更多die，也意味着die之间的延迟通信极大地减少，引入更多的核心。
不止逻辑芯片：探索更大的成长空间
台积电最为人所知的就是他们在逻辑芯片上的表现，其实除了逻辑芯片外，他们还在多个领域全面开花。
首先看rf方面，台积电一方面在面向wifi和毫米波等市场，将工艺往16nm finfet推进，公司将通过工艺改造，让整个节点拥有更好的表现。而按照他们的预估，spice/sdk会在2020年q1推出。从下图我们可以看到，台积电甚至还将推出7nm的rf工艺，相关的spice和sdk也会在2020年下半年准备就绪。台积电同时还在rf-soi上投资，以其获得更全面的rf产品代工服务。
在模拟方面，台积电也有广泛的布局。
cis代工也是台积电表现不错的一个方面；
高敏感度麦克风也是台积电的一个关注点。
还有为高端oled准备的工艺。
为pmic准备的工艺也表现出色。
值得一提的是，台积电还在envm上进行投入，探索mcu等应用上将eflash代替。据介绍，他们的40nm rram在2018年上半年就风险试产了，而28nm/22 nm的rram也会在2019年下半年风险试产；他们同时还拥有比eflash还快三倍写速度的22nm mram，这个工艺也在2018年下半年就风险试产。
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在昨日于上海举办的台积电2019中国技术论坛上，他们对外展示了公司在晶圆代工方面的实力，同时还披露了公司未来的发展方向和一些新的工艺节点、封装、rf和envm等一系列的技术细节。
工艺路线：7nm统治市场，5nm正在路上
在移动、hpc、ai和5g等需求推动下，7nm工艺制程成为了市场的香饽饽。而迄今为止这全部都是台积电的生意。
该公司总裁魏哲家在昨日的技术论坛上表示，台积电是全球第一家大规模量产7nm工艺的晶圆代工厂，现在市面上所有用7nm工艺制造的芯片，全部都是台积电生产的。从2018年量产以来，公司在7nm上面取得了重要的进展。
据介绍，迄今为止，台积电7nm已经获得了60个nto（new tape out的缩写，也就是新产品流片），在2019年这个数字也将会突破100个。这就带动了公司7nm产能的飙升。资料显示，2018年，台积电7nm的产能较之2017提升了一倍，2019年的产能更将比去年提升1.5倍。据透露，台积电7nm今年的产能将会等效于100万片12寸晶圆，这个工艺所占领公司的营收比例也越来越高。
台积电2019年q1的营收分布（按照不同节点划分）
如上图所示，统计2019年q1的财报我们可以看到，台积电7nm工艺的营收占比已经高达22%，这是台积电现有的节点中贡献最多的。而这个比例在去年前期不值一提。如果我们翻看台积电的财报，我们会发现，他们现在已经习惯于靠着先进工艺挖掘晶圆代工的第一桶金，这也是他们近年来所表现出来的一个明显特征。当然，这需要他们巨大的投入才能获得结果。
在7nm工艺之后，台积电推出了7nm+工艺，作为台积电首个使用euv光刻技术的节点，台积电的7nm+的逻辑密度是前一代工艺（7nm）的1.2倍，在良率方面的表现和7nm相比也不分伯仲。根据他们的规划，这个工艺将会在2019年下半年投入量产。
在7nm和7nm+工艺之后，台积电推出了6nm工艺，按照台积电的说法，这个工艺将会在未来相当长的一段时间内扮演重要的角色。
从他们的介绍我们得知，得益于他们对7nm和应用在7nm+上的euv的了解，他们隆重推出了这个能够获得更小die，将逻辑密度提升18%，同时还能减少制程复杂性，提升良率的工艺。据了解，这个工艺能够支持现有的7nm客户将其ip和设计直接转移到6nm工艺上，开发者不需要做任何的改变，使用之前用在7nm的设计flow和eda就能直接生产。这个工艺在未来会成为7nm+和7nm的接任者，在台积电7nm规划中举足轻重，这个工艺也将会在2020年q1试产。
在6nm之后，台积电还在技术论坛上提到了专门为移动和hpc应用优化的5nm工艺，据透露，通过创新设计，台积电将这一代工艺的逻辑密度，sram尺寸和模拟密度都提升了一个等级，这个工艺也在今年三月份进行了风险试产，公司预估在明年2月将量产5nm工艺，据台积电方面介绍，这将会是第一个使用high mobility channel finfet的节点，届时他们也将成为全球第一个进入5nm的foundry。
在5nm之后，台积电也规划了一个性能增强版的5nm+工艺。据介绍，这个工艺较之5nm将有7%的速度提升，15%的功耗降低。它将与5nm共用相同的设计规则。从台积电方面的介绍我们得知，他们预计这个工艺将会在2020年准备就绪。
谈到5nm+之后的工艺规划时候，台积电谈到了他们finfet和纳米线等先进晶体管结构和high mobility channel、ge和2d材料上的看法。他们同时还提到了创新low—k材料，在他们看来，这些将会是未来半导体工艺演进的关键支撑。
先进封装：从cowos到wow的布局
在工艺节点进入了28nm之后，因为受限于硅材料本身的特性，晶圆厂和芯片厂如果还想通过晶体管微缩，将芯片性能按照之前的步伐提升，这是基本不可能的，为此各大厂商现在都开始探索从封装上入手去提升性能，台积电是当中的一个先驱。
首先，打入众多客户内部的台积电bumping服务是台积电封装业务的一个基本以来。据介绍，超过90%的7nm客户都选择了台积电的bumping服务。
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据介绍，自推出以来，台积电cowos封装技术获得了超过50个客户的选用，公司在这个封装技术上也获得了业界最高的良率。在他们看来，cowos将会在未来越来越重要，市场需求也会逐渐提升，台积电也会从各个角度来优化，简化客户cowos设计流程，加快产品的上市速度。
这个封装技术也能为创新提供各种各样的支持。
除了bumping 和cowos之外，info（integrated fan-out）也是台积电封装武器库里的另一个杀手锏。所谓info，就是整合型扇出技术。这是一项非穿孔技术，是专为如移动及消费性产品等对成本敏感的应用开发出来的封装技术。
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此外，台积电还推出了另类的info工艺sow（system on wafer）。
台积电方面表示,这两个封装技术将会在公司的先进封装布局中扮演重要角色，也能够为ai、服务器、网络、ai推理和移动等芯片提供全方位的支持。
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台积电方面进一步表示，通过后段3d封装的后果是获得了一个可以直接使用的芯片，而使用前道封装获得了则只是一个异构芯片，还需要我们进行封装才能获得可用的芯片。
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到底SLAM是什么，又有哪些好处？
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