3D IC整装待发，大规模量产还需时间
ic/soc业者与封测业者合作，从系统级封装（system in package；sip）迈向成熟阶段的2.5d ic过渡性技术，以及尚待克服量产技术门槛的3d ic立体叠合技术；藉矽穿孔（tsv）、中介板（interposer）等关键技术／封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减soc晶片面积／封装体积并提升晶片沟通效率。。。
摩尔定律渐趋瓶颈 ic封装朝立体天际线发展
过去40年来，摩尔定律（moore’s law）「每18个月电晶体数量／效能增加一倍，同时成本维持不变」的准则，使半导体产业快速走向规模经济与蓬勃发展，创造出许多资通讯产品（pc/dt/nb/smartphone/tablet），从外型、样貌到应用的改变。但除了借助能缩减线路宽度、间距但成本高昂的先进奈米制程技术之外，ic设计业者、晶圆厂与封装业者也积极开发各种封装技术，在不缩减线距的奈米制程技术之下，在有限面积内进行最大程度的晶片叠加与整合，同时缩减soc晶片封装体积与线路传导长度，进而提升晶片传输效率。
tsv矽穿孔技术打通3d矽晶堆叠天地线。yole/st
tsv矽穿孔与interposer中介板用于裸晶对裸晶、裸晶对中介板、中介板与pcb板的连接。yole
从过去dip、qfp、lcc、pga、tsop、wb bga封装，2000年起从朝向原始晶片尺寸化的封装，如低价qfn、wl csp（wafer level chip scale package）、fc bga/csp、sip，到2010年以后更进一步朝向模组密集化、裸晶密集化，甚至3d立体化堆叠的技术，如2.5d interposer、3d wlp、pop（package on package）/pip（package in package）以及3d ic技术等。
tsv矽穿孔技术
tsv（through silicon vias）矽穿孔技术是一种运用化学蚀刻或镭射光穿透矽晶片的互连技术，取代过去基板与裸晶的打金线结合（wire bonding）的方式，它也是目前2.5d ic与3d ic中穿针引线的关键技术。其制程可分为先钻孔（via first）、结合via-middle与后钻孔（via last）三种方式，在矽晶圆钻出小洞后再以铜、多晶矽、钨等导电物质填满，达成矽晶对矽晶、矽晶对中介层（interposer）线路连接导通的功能，最后将矽晶圆薄化再加以堆叠。
就目前发展蓝图，预估到2015年，全域wtw（wafer to wafer）、dtd（die to die）与dtd 3d推叠等tsv技术，可作到最小孔径2~4μm，穿凿层数2~4层，穿凿深度20~50μm；中阶层wtw/dtd/dtd 3d部份更可做到最小孔径0.8~1.5μm，穿凿层数8~16层（dram），穿凿深度6~10μm。
到目前为止，运用到tsv矽穿孔技术的晶片／应用产品，有结合光学镜头与cmos影像处理晶片的影像感测器（cmos image sensor；cis）、整合微机电技术（mems）的感测器晶片，以及前述nand、dram等晶片产品。未来将进一步应用到功率放大器（pa）、异质性整合3d ic晶片（heterogeneous 3d ic）、led磊晶整合照明晶片，以及光电转换／收发晶片等应用。据yole研究报告指出，使用tsv封装的3dic晶片或3d-wlcsp元件平台，其产值将从2011年27亿美元快速成长到2017年的400亿美元。
中介板（interposer）
目前fc-bga使用的封装底板，是微米制程时代（μm）的连通标准，上层为40~250μm的c4 bump连接凸块，下层bga锡球直径为0.4~0.8mm。当进入奈米制程时代（nm），尤其是线路宽度微缩至12~28nm时，为了缩减晶片面积／封装体积，裸晶以原晶片尺寸（chip scale）方式加以薄型化，底下仅留5~45μm的微凸块（microbumps）；往下连接到一个由耐热薄型玻璃或矽基材质制造的中介板（interposer），再往下连接到40~250μm的c4 bump凸块。
这种加入中介板的四层连接材料的设计，使得裸晶面积大幅缩小，提升cmos制程的晶圆良率，裸晶的对外拉线讯号密度可以提升10倍，晶片效能、功耗与封装成本得以改善。因此也广为跨入28nm制程以下3d ic、2.5d ic堆叠技术所采用。当接下来的异质性整合3d ic（heterogeneous）时，不同功耗／散热属性的各种裸晶之间，也可能透过中介板来相互连接，加以区隔各种工作温度同时维持整体运作的稳定性。
3d ic技术蓄势待发
台积电（tsmc）曾在sematech 2011论坛中，提出人类大脑与当前密集度最高的机体电路的比较。以nvidia gf100图形处理器晶片为例，它是单纯2d区块化设计，30亿个电晶体数量，功耗达200w（40nm制程）。推估人类大脑有1，000亿个脑细胞单元，折算起来约1兆个电晶体，且脑神经元网路显然是3d立体堆叠连接，但大脑的功耗仅20w，如果期望未来的人工智慧晶片要能追上人类大脑，差不多运算密集度要增加300倍，且功耗要缩减为1/10，推估至少得用到2nm制程，也就是从目前台积电28nm制程算起再进化7~8代制程（或18~20年），未来平行化处理、低功耗绿色环保制程与3d ic矽晶叠合技术成为必然趋势。
3d ic是将原裸晶尺寸的处理器晶片、可程式化逻辑闸（fpga）晶片、记忆体晶片、射频晶片（rf）或光电晶片，打薄之后直接叠合，并透过tsv钻孔连接。就像一层楼的平房往上叠了好几层成为大楼，从中架设电梯使每个楼层相互连通一样。2006年4月韩国三星（samsung）发表宣布将8个2gb nand矽晶圆堆叠，以tsv连接的快闪记忆体晶片，厚度仅560μm。2007年4月三星进一步发表以4颗512mb裸晶堆叠的dram，2010年量产8gb ddr3，以及后续32gb ddr3的计划。
由于3d ic可改善记忆体、逻辑晶片甚至异质性晶片的性能与可靠度，减低成本与缩小产品尺寸，根据technavio预测，预估2012至2016年全球3d ic市场的年复合成长率为19.7%，成长贡献主要来自手机、平板电脑等行动运算装置的记忆体需求。目前包含台积电（tsmc）、日月光（ase）、意法（st）、三星（samsung）、美光（micron）、格罗方德（globalfooundries）、ibm、英特尔（intel）等多家公司皆已陆续投入3d ic的研发与生产。
建立3d ic+tsv产业链与技术可量产化仍需时间
国际半导体协会（sematech）持续进行3d tsv计划，邀集格罗方德（global foudries）、惠普（hp）、ibm、英特尔（intel）、三星（samsung）、高通（qualcomm）、台积电（tsmc）、联电（umc）、hynix、atotech、nexx、frmc、cnse等业界／学界合作，建构规格明确的3d产业链生态。三星以率先导入同质性3d ic堆叠的桌上型堆叠式wide i/o dram晶片（10~150w， 64gb/s），与笔记型wide i/o dram晶片（2~20w， 12.8gb/s）。高通（qualcomm）、博通（broadcomm）等ic设计业者也已导入3d tsv技术，来设计下一代更高密集度的ic。
日月光集团（ase）指出，3d ic仍面临到像设计复杂、eda工具欠缺、异质矽电路整合、系统的设计流程、tsv电气特性、系统验证、热功率与静电防护等挑战。目前除了si2、jedec、semi、sematech、gsa等组织制定3d ic相关产业规范以外，ase采用semi规范平台的3ds-ic标准，并与design house、foundry积极合作，完成die to die、die to sip叠合互连规范，以及3d堆叠与计量与封装信赖度确认，在foundry、memory house与封测厂之间，3d载板、夹具、握持程序，以及tsv晶圆、记忆体堆叠方式制定相关规范，参与既有业界解决方案如jedec jc-11 wide i/o立体记忆晶片介面规范与3d qa与计量规范。
目前3d ic的整合应用，仍属于相同制程、同质性晶片（homogenuous）整合，像是都是dram、nand flash裸晶，或多核心微处理器。iek预期今年（2013）起采同质堆叠的dram、nand flash等3d ic可望开始进入量产。至于要针对逻辑晶片（logic）、记忆体晶片（dram）、射频ic（rf）、功率放大器（pa）、光电转换晶片等异质性整合，则因为功耗、封装材料系数等技术问题的限制尚待克服，异质性整合的3d ic是否能在2014年结束前导入量产，仍有待观察。
解析混合放大器的使用方法
能在过载或短路情况下及时关闭系统保护LDO安全的限流电路设计
强强联手助力集成电路“造血式”发展
单双向瞬态TVS二极管5V，怎么选型号？
乐视手机2s Pro曝光，或首发搭载骁龙821
3D IC整装待发，大规模量产还需时间
电磁流量计的供电方式有哪些
高压架空线路的防雷保护
PXR系列声发射传感器
红外遥控解码芯片BC7210应用电路(RC5模式)
一文读懂机器人滚边技术及其市场应用
全流程信息化管理如何实现，看5G工业PDA一展身手
预言未来今后的多核CPU是什么？
光控电子开关电路的设计方案
3.3英寸大小的PALM手机搭载骁龙435处理器，已入网工信部
微软野心不是Windows手机,AR/VR才是它的目标
物联网在六个领域业务运营中的应用分析
智能电表的功能有哪些？
Ip网络音柱安装方法，网络音柱安装注意事项
波峰焊连接过程设置和温度曲线参数控制要求
摩尔定律渐趋瓶颈 ic封装朝立体天际线发展
过去40年来，摩尔定律（moore’s law）「每18个月电晶体数量／效能增加一倍，同时成本维持不变」的准则，使半导体产业快速走向规模经济与蓬勃发展，创造出许多资通讯产品（pc/dt/nb/smartphone/tablet），从外型、样貌到应用的改变。但除了借助能缩减线路宽度、间距但成本高昂的先进奈米制程技术之外，ic设计业者、晶圆厂与封装业者也积极开发各种封装技术，在不缩减线距的奈米制程技术之下，在有限面积内进行最大程度的晶片叠加与整合，同时缩减soc晶片封装体积与线路传导长度，进而提升晶片传输效率。
tsv矽穿孔技术打通3d矽晶堆叠天地线。yole/st
tsv矽穿孔与interposer中介板用于裸晶对裸晶、裸晶对中介板、中介板与pcb板的连接。yole
从过去dip、qfp、lcc、pga、tsop、wb bga封装，2000年起从朝向原始晶片尺寸化的封装，如低价qfn、wl csp（wafer level chip scale package）、fc bga/csp、sip，到2010年以后更进一步朝向模组密集化、裸晶密集化，甚至3d立体化堆叠的技术，如2.5d interposer、3d wlp、pop（package on package）/pip（package in package）以及3d ic技术等。
tsv矽穿孔技术
tsv（through silicon vias）矽穿孔技术是一种运用化学蚀刻或镭射光穿透矽晶片的互连技术，取代过去基板与裸晶的打金线结合（wire bonding）的方式，它也是目前2.5d ic与3d ic中穿针引线的关键技术。其制程可分为先钻孔（via first）、结合via-middle与后钻孔（via last）三种方式，在矽晶圆钻出小洞后再以铜、多晶矽、钨等导电物质填满，达成矽晶对矽晶、矽晶对中介层（interposer）线路连接导通的功能，最后将矽晶圆薄化再加以堆叠。
就目前发展蓝图，预估到2015年，全域wtw（wafer to wafer）、dtd（die to die）与dtd 3d推叠等tsv技术，可作到最小孔径2~4μm，穿凿层数2~4层，穿凿深度20~50μm；中阶层wtw/dtd/dtd 3d部份更可做到最小孔径0.8~1.5μm，穿凿层数8~16层（dram），穿凿深度6~10μm。
到目前为止，运用到tsv矽穿孔技术的晶片／应用产品，有结合光学镜头与cmos影像处理晶片的影像感测器（cmos image sensor；cis）、整合微机电技术（mems）的感测器晶片，以及前述nand、dram等晶片产品。未来将进一步应用到功率放大器（pa）、异质性整合3d ic晶片（heterogeneous 3d ic）、led磊晶整合照明晶片，以及光电转换／收发晶片等应用。据yole研究报告指出，使用tsv封装的3dic晶片或3d-wlcsp元件平台，其产值将从2011年27亿美元快速成长到2017年的400亿美元。
中介板（interposer）
目前fc-bga使用的封装底板，是微米制程时代（μm）的连通标准，上层为40~250μm的c4 bump连接凸块，下层bga锡球直径为0.4~0.8mm。当进入奈米制程时代（nm），尤其是线路宽度微缩至12~28nm时，为了缩减晶片面积／封装体积，裸晶以原晶片尺寸（chip scale）方式加以薄型化，底下仅留5~45μm的微凸块（microbumps）；往下连接到一个由耐热薄型玻璃或矽基材质制造的中介板（interposer），再往下连接到40~250μm的c4 bump凸块。
这种加入中介板的四层连接材料的设计，使得裸晶面积大幅缩小，提升cmos制程的晶圆良率，裸晶的对外拉线讯号密度可以提升10倍，晶片效能、功耗与封装成本得以改善。因此也广为跨入28nm制程以下3d ic、2.5d ic堆叠技术所采用。当接下来的异质性整合3d ic（heterogeneous）时，不同功耗／散热属性的各种裸晶之间，也可能透过中介板来相互连接，加以区隔各种工作温度同时维持整体运作的稳定性。
3d ic技术蓄势待发
台积电（tsmc）曾在sematech 2011论坛中，提出人类大脑与当前密集度最高的机体电路的比较。以nvidia gf100图形处理器晶片为例，它是单纯2d区块化设计，30亿个电晶体数量，功耗达200w（40nm制程）。推估人类大脑有1，000亿个脑细胞单元，折算起来约1兆个电晶体，且脑神经元网路显然是3d立体堆叠连接，但大脑的功耗仅20w，如果期望未来的人工智慧晶片要能追上人类大脑，差不多运算密集度要增加300倍，且功耗要缩减为1/10，推估至少得用到2nm制程，也就是从目前台积电28nm制程算起再进化7~8代制程（或18~20年），未来平行化处理、低功耗绿色环保制程与3d ic矽晶叠合技术成为必然趋势。
3d ic是将原裸晶尺寸的处理器晶片、可程式化逻辑闸（fpga）晶片、记忆体晶片、射频晶片（rf）或光电晶片，打薄之后直接叠合，并透过tsv钻孔连接。就像一层楼的平房往上叠了好几层成为大楼，从中架设电梯使每个楼层相互连通一样。2006年4月韩国三星（samsung）发表宣布将8个2gb nand矽晶圆堆叠，以tsv连接的快闪记忆体晶片，厚度仅560μm。2007年4月三星进一步发表以4颗512mb裸晶堆叠的dram，2010年量产8gb ddr3，以及后续32gb ddr3的计划。
由于3d ic可改善记忆体、逻辑晶片甚至异质性晶片的性能与可靠度，减低成本与缩小产品尺寸，根据technavio预测，预估2012至2016年全球3d ic市场的年复合成长率为19.7%，成长贡献主要来自手机、平板电脑等行动运算装置的记忆体需求。目前包含台积电（tsmc）、日月光（ase）、意法（st）、三星（samsung）、美光（micron）、格罗方德（globalfooundries）、ibm、英特尔（intel）等多家公司皆已陆续投入3d ic的研发与生产。
建立3d ic+tsv产业链与技术可量产化仍需时间
国际半导体协会（sematech）持续进行3d tsv计划，邀集格罗方德（global foudries）、惠普（hp）、ibm、英特尔（intel）、三星（samsung）、高通（qualcomm）、台积电（tsmc）、联电（umc）、hynix、atotech、nexx、frmc、cnse等业界／学界合作，建构规格明确的3d产业链生态。三星以率先导入同质性3d ic堆叠的桌上型堆叠式wide i/o dram晶片（10~150w， 64gb/s），与笔记型wide i/o dram晶片（2~20w， 12.8gb/s）。高通（qualcomm）、博通（broadcomm）等ic设计业者也已导入3d tsv技术，来设计下一代更高密集度的ic。
日月光集团（ase）指出，3d ic仍面临到像设计复杂、eda工具欠缺、异质矽电路整合、系统的设计流程、tsv电气特性、系统验证、热功率与静电防护等挑战。目前除了si2、jedec、semi、sematech、gsa等组织制定3d ic相关产业规范以外，ase采用semi规范平台的3ds-ic标准，并与design house、foundry积极合作，完成die to die、die to sip叠合互连规范，以及3d堆叠与计量与封装信赖度确认，在foundry、memory house与封测厂之间，3d载板、夹具、握持程序，以及tsv晶圆、记忆体堆叠方式制定相关规范，参与既有业界解决方案如jedec jc-11 wide i/o立体记忆晶片介面规范与3d qa与计量规范。
目前3d ic的整合应用，仍属于相同制程、同质性晶片（homogenuous）整合，像是都是dram、nand flash裸晶，或多核心微处理器。iek预期今年（2013）起采同质堆叠的dram、nand flash等3d ic可望开始进入量产。至于要针对逻辑晶片（logic）、记忆体晶片（dram）、射频ic（rf）、功率放大器（pa）、光电转换晶片等异质性整合，则因为功耗、封装材料系数等技术问题的限制尚待克服，异质性整合的3d ic是否能在2014年结束前导入量产，仍有待观察。
解析混合放大器的使用方法
能在过载或短路情况下及时关闭系统保护LDO安全的限流电路设计
强强联手助力集成电路“造血式”发展
单双向瞬态TVS二极管5V，怎么选型号？
乐视手机2s Pro曝光，或首发搭载骁龙821
3D IC整装待发，大规模量产还需时间
电磁流量计的供电方式有哪些
高压架空线路的防雷保护
PXR系列声发射传感器
红外遥控解码芯片BC7210应用电路(RC5模式)
一文读懂机器人滚边技术及其市场应用
全流程信息化管理如何实现，看5G工业PDA一展身手
预言未来今后的多核CPU是什么？
光控电子开关电路的设计方案
3.3英寸大小的PALM手机搭载骁龙435处理器，已入网工信部
微软野心不是Windows手机,AR/VR才是它的目标
物联网在六个领域业务运营中的应用分析
智能电表的功能有哪些？
Ip网络音柱安装方法，网络音柱安装注意事项
波峰焊连接过程设置和温度曲线参数控制要求