一位串行BCD加法器电路
图三所示为一位串行bcd加法器。它是以牺牲速度以达到减少硬件逻辑门的目的，这种电路在对频率要求不高的系统中非常之适用。其中adder1、adder2均为一位全加器。adder1 做主运算器,adder2做bcd校验运算器，不管是否做bcd校验，adder2的初始进位、借位始终为“1”。
图三中z型门为延时电路，延时一个时钟周期，这样在外部电路控制下，经过四个时钟周期，得到一位十进制bcd结果e3e2e1e0.由电路图所以当 c+(e3e2+e3e1)逻辑值为‘1’时，控制多路选择器选择a通路（a通路为序列 1001），当c+(e3e2+e3e1)为‘0’时，选择b通路（b通路序列为1111），即需要校验时，多路选择器输出序列1001；不需要校验时，输出序列1111，与z型门的输出对应相加，并且adder2的初始进位始终为‘1’，由此可完成bcd的校验工作。
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