芯片工程师的那些“黑话”
1：计划
a：你们项目组芯片什么时间to？
b：年底。
a: mpw?
b: 直接full mask。
a：有钱。
b：芯片面积太大，占了6个seat，况且年底没有合适时间点的shuttle。老大们就直接定了full mask。
a：牛x！
tapeout （to）：流片，指提交最终gdsii文件给foundry工厂做加工。
mpw ：多项目晶圆，将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品。
full mask ：“全掩膜”的意思，即制造流程中的全部掩膜都为某个设计服务。
shuttle：就是mpw的时间，mpw的时间就是固定的，每个月或者每个季度有一次，有个很形象的翻译：班车，到点就走。
seat：一个mpw的最小面积，就类似“班车”的座位，可以选择一个或者几个座位。
简单来说，mpw就是和别的厂家共享一张掩模版，而full mask则是独享一张掩膜版。
如果芯片风险比较高，则可以先做mpw，测试没有问题，再做full mask。
主要的原因就是mask（掩膜），比较贵，例如40nm的mask大约在500万左右，而28nm的mask大约在1000万左右，14nm的mask大约在2500万左右。不同厂家有差异，这里只是说明mask的成本比较高。
如果芯片失败，则mask的钱就打水漂了。所以先做一次mpw也是分散风险的方法。
而mpw的问题就是，这个是按照面积来收钱的，例如在40nm的3mm*4mm 大约50万人民币等等。
这个叫做seat。一个seat就是3mm*4mm。
如果超过这个面积，就要额外收费。所以大芯片，是不合适做mpw的，如果是120mm2那需要10个seat，那么和整个mask费用就一样了。
这种情况做mpw就不合适了，所以从成本上来说是综合考量的一件事情。
2：供应链
a：这次定了多少片wafer？
b：24片？每片大约出1000片die。考虑yield，大约有2万片。
a：封装怎么做？wirebonding还是flipchip。
b：flip chip 。
a：是在foundry长好bump，还是封装厂家来长bump。
b：foundry直接长好bump送到封测厂。
a: cp和ft都做，还是只做ft。
b：yield不高，基板也很贵，只做cp的话，会浪费太多基板。
a：对对对，这个年头，基板太贵了。
b：我们老板搞到了1000万片基板。
a：牛x！
foundry：晶圆厂，专门从事芯片制造的厂家，例如台积电（tsmc），中芯国际（smic），联电（umc）。对应的就是fabless，就是设计厂家，就是没有晶圆厂。
wafer：晶圆。
die：晶圆切割后，单个芯片的晶圆，这个需要加上封装好的外壳才能能变成芯片。
chip：最后封装后的芯片。
bump：bumping指凸点。在wafer表面长出凸点（金，锡铅，无铅等等）后，（多用于倒装工艺封装上，也就是flipchip）。
wirebonding：打线也叫wire bonding(压焊，也称为绑定，键合，丝焊)是指使用金属丝(金线、铝线等)，利用热压或超声能源，完成固态电路内部接线的连接，即芯片与电路或引线框架之间的连接。
flipchip：flip chip又称倒装片，是在i/opad上沉积锡铅球，然后将芯片翻转加热利用熔融的锡铅球与陶瓷基板相结合。
cp：直接对晶圆进行测试，英文全称circuit probing、chip probing，也称为晶圆测试，测试对象是针对整片wafer中的每一个die，目的是确保整片wafer中的每一个die都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。可以用来检测fab厂制造的工艺水平。
ft：ft测试，英文全称finaltest，是芯片出厂前的最后一道拦截。测试对象是针对封装好的chip，cp测试之后会进行封装，封装之后进行ft测试。可以用来检测封装厂的工艺水平。
yield：良率，芯片的良率这个和工艺比较相关，芯片有一定几率失效，芯片越大，失效的几率也越大。
解释一下：为什么不直接做ft，而先做cp再做ft，这个是因为，cp针对晶圆，如果坏的die就不用再去做封装了，省下封装的费用和基板的费用。
为什么不只做cp，而忽略ft，这个是因为cp测试完毕后，在封装过程中还会引入芯片失效，所以还需要做ft来将失效的芯片去掉。
这个是一个权衡的过程，如果芯片良率足够高，封装成本不敏感，cp测试省掉，直接做ft也是可以的，因为cp测试本身也是需要成本。这个就是计算良率的问题。
目前来看，芯片行业整个供应链都很紧张，所以能够抢到产能，包括抢wafer，抢基板，这些对于芯片厂商来说，都是当下的最重要的事情。
除了产能，其他都不是事！
3：ip
a：这次soc芯片选的哪个vendor的ip？
b：s的。
a：s的据说不错，据说挺贵的，license要多少钱
b：200万刀。
a：正常价。
b：收不收loyalty。
a: 收，每个芯片额外0.5刀。
b：牛x
ip：这个对应芯片来说，就是一个完整的功能模块，
vendor：就是ip供应商，ip vendor，
license：允许使用这个ip，ip的授权
loyalty：在用户使用这个ip后，需要按照每个芯片收钱。
soc：片上系统，就是把cpu，总线，外设，等等放到一个芯片内部实现。例如手机处理器就是一个复杂的soc芯片。
ip这个是构成芯片最核心的组成单元，例如usb，pcie，cpu等等都是ip，整个芯片都是ip集成的，芯片能够做的比较复杂，核心就是ip的复用。例如那些做成几千万门，几亿门的，都是ip复用才能可以的。
如果有公司说全自主，没有用过别人的ip，这种公司要么最牛x，例如大家都知道i家，要么就是极其简单，asic。如果是做soc大芯片这个领域，没有用过别家的ip，这个不太可信。例如模拟的高速serdes，pcie，ddr，mipi等等，全部自己搞，产品周期就会很漫长。苹果的芯片也是先用了别人的ip，公司达到万亿美金产值，搞那么多人来自己搞替换。
初创公司，不用外部ip，从0开始搞，这个不是思路，是绝路。
一般是核心ip自己搞（也没有卖的），外围成熟ip有成熟就卖成熟ip,减少上市的时间，尽快迭代占了市场，逐渐核心替换，才是正常公司的思维。
千万不要被“全自研”给唬住了。
一般ip的license的费用和ip的loyalty的费用可以谈，如果量很大的话，license的费用就会比较低，loyalty的费用单片不高，但是如果量很大，最后就很可观，也有ip厂商不收license费用，最后只收loyalty的费用，这样ip厂商和芯片厂商的利益就绑在一起了。
4：技术
a: 你们项目的rtl freeze了吗？
b：freeze了，verification都差不多了。power simlulation正在搞。
a：年底的shuttle应该没有问题吧
b：可能要delay，netlist还没有freeze
a：啥原因？
b：sdc还有点问题，后端反馈，timing没有clean；
a：那你们要抓紧了，需要去做merge，需要提前2周出gds。
b：是的，我们芯片分了10个模块单独harden，难度还是很大的。
a：牛x
rtl：register-transferlevel（rtl）是用于描述同步数字电路的硬件描述语言。
netlist：网表，rtl需要通过综合以后才能变成网表。
sdc：设计提供约束文件，综合工具需要这个约束文件才能讲rtl转换成netlist。
sdc主要描述内容包括：芯片工作频率，芯片io时序，设计规则，特殊路径，不用check的路径等等。
freeze：指设计冻结，不能再改动的了，例如rtl freeze ，就是代码冻结了，netlist freeze 就是网表冻结了，不能再改了。
verification：芯片功能验证，目前主要指芯片验证方法论（uvm），主要通过验证两者rtl和reference model是不是一致，简称a=b，可见本公众号之前发过的文章《降低芯片流片失败风险的七种武器》，里面有关于验证的描述。
simulation：仿真, 仿真通常是生成波形，一般来说，芯片的功能，verification ，芯片的功耗，可以simulation，比较直观反应真实的场景。
hardren：指某个ip以硬模块的形式来实现。
gds：netlist经过后端工具编程版图，而版图提交给流片厂家（foundry）的就是gds ii
merge：就是讲单独hardren的模块，拼接进去。
merge这个是ip厂商保护ip的一种手段，一般放在foundry的专门的merge room中，才能进行。这样芯片厂商最终需要去foundry厂商那里拼接完成，得到最终的gdsii。
delay： 延期，这个次是芯片工程师最不愿意的词了，也是最经常碰到的词，一个环节不慎，就要delay，这个意味着问题出现，成本增加，周期加长。
如果芯片太大，可以把其中一部分来hardren，顶层就是几个harden模块像拼拼图一样拼起来，大型多核cpu一般都是这样做的，在版图上很容易看出来。
从上图来看，这些四四方方的位置，都是单独harden后，在芯片顶层拼起来的。
单独harden的好处是，可以多个芯片后端设计团队并行设计，大家同时设计，设计完毕，拼接一下就行。
如果有问题的话，直接改某个模块，而不用整个芯片都返工。当然，改完某个模块后，面积还要保持一致，否则就拼不进去了，改完了后，整个顶层也要重新跑一遍流程。
这个就是大芯片难度大的原因，也容易delay（延期）；
大芯片的设计难度明显比小芯片设计难度大，周期也长。
大芯片类似大电影，需要大咖，大制作，灯光，道具，剧本，人员，后期，等等；小芯片类似小视频，都是芯片，其中的复杂程度，协同程度，需要人力，物力，财力都是完全不同的。
现在有个问题：大芯片赚钱，还是小芯片赚钱？
这个也不一定，你见过几亿拍的大片，没几个人看，亏得一塌糊涂，而一个人拍的小视频也可以火遍全网。
但是，大芯片是能力，国之重器，非常重要。
4：后记
上面是比较常用的一些“黑话”。
当然芯片工程师的“黑话”，远不止于此。欢迎大家在评论区补充！！！
就像斯皮尔伯格导演《猫鼠游戏》里的莱昂纳多一样，他伪装成记者和一个资深飞行员套话，记住了这些黑话，就能伪装成一个飞行员，从而成功的登上飞机。
而知道上面这些芯片工程师的“黑话”，还远不能混为一个芯片工程师。
由于芯片分工太细，很多芯片工程师对于这些不同工序的黑话，也不能全部知道。
STM32L051上使用RT-Threa (三、I2C通讯）
宝明科技拟募资15亿元再扩产LED背光源
RISC-V市场持续高涨，晶心科技营收创历史次高
日本公司研制“变形金刚” 可由手机控制
下载速率达762Mbps,时延19毫秒,美国运营商Verizon抢先进入5G时代
芯片工程师的那些“黑话”
一文汇总最精华汽车电机内部技术原理
数字电源中如何把连续频域变换为离散域(一)
GSM 协会公布2011年移动世界大会的新增主题演讲嘉宾
基于USB总线的多路电话录音系统
单片机支持操作系统的特性概述
建筑工地智慧工地管理系统在项目中的普遍应用
以太网io模块4-20mA转网口转TCP/IP台达PLC扩展
新颖的网线自动检测装置
赛灵思气势如虹 点燃智能创新战火
System Verilog中的Bits与Bytes是等价的吗
Kilopass凭借其革命性的VLT技术改变DRAM产业格局
蚂蚁暂缓上市，阿里反垄断调查是个机遇
AT89C2051设计的无线防盗报警器,Wireless burglar alarm
工业机器人设计过程详解
a：你们项目组芯片什么时间to？
b：年底。
a: mpw?
b: 直接full mask。
a：有钱。
b：芯片面积太大，占了6个seat，况且年底没有合适时间点的shuttle。老大们就直接定了full mask。
a：牛x！
tapeout （to）：流片，指提交最终gdsii文件给foundry工厂做加工。
mpw ：多项目晶圆，将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品。
full mask ：“全掩膜”的意思，即制造流程中的全部掩膜都为某个设计服务。
shuttle：就是mpw的时间，mpw的时间就是固定的，每个月或者每个季度有一次，有个很形象的翻译：班车，到点就走。
seat：一个mpw的最小面积，就类似“班车”的座位，可以选择一个或者几个座位。
简单来说，mpw就是和别的厂家共享一张掩模版，而full mask则是独享一张掩膜版。
如果芯片风险比较高，则可以先做mpw，测试没有问题，再做full mask。
主要的原因就是mask（掩膜），比较贵，例如40nm的mask大约在500万左右，而28nm的mask大约在1000万左右，14nm的mask大约在2500万左右。不同厂家有差异，这里只是说明mask的成本比较高。
如果芯片失败，则mask的钱就打水漂了。所以先做一次mpw也是分散风险的方法。
而mpw的问题就是，这个是按照面积来收钱的，例如在40nm的3mm*4mm 大约50万人民币等等。
这个叫做seat。一个seat就是3mm*4mm。
如果超过这个面积，就要额外收费。所以大芯片，是不合适做mpw的，如果是120mm2那需要10个seat，那么和整个mask费用就一样了。
这种情况做mpw就不合适了，所以从成本上来说是综合考量的一件事情。
2：供应链
a：这次定了多少片wafer？
b：24片？每片大约出1000片die。考虑yield，大约有2万片。
a：封装怎么做？wirebonding还是flipchip。
b：flip chip 。
a：是在foundry长好bump，还是封装厂家来长bump。
b：foundry直接长好bump送到封测厂。
a: cp和ft都做，还是只做ft。
b：yield不高，基板也很贵，只做cp的话，会浪费太多基板。
a：对对对，这个年头，基板太贵了。
b：我们老板搞到了1000万片基板。
a：牛x！
foundry：晶圆厂，专门从事芯片制造的厂家，例如台积电（tsmc），中芯国际（smic），联电（umc）。对应的就是fabless，就是设计厂家，就是没有晶圆厂。
wafer：晶圆。
die：晶圆切割后，单个芯片的晶圆，这个需要加上封装好的外壳才能能变成芯片。
chip：最后封装后的芯片。
bump：bumping指凸点。在wafer表面长出凸点（金，锡铅，无铅等等）后，（多用于倒装工艺封装上，也就是flipchip）。
wirebonding：打线也叫wire bonding(压焊，也称为绑定，键合，丝焊)是指使用金属丝(金线、铝线等)，利用热压或超声能源，完成固态电路内部接线的连接，即芯片与电路或引线框架之间的连接。
flipchip：flip chip又称倒装片，是在i/opad上沉积锡铅球，然后将芯片翻转加热利用熔融的锡铅球与陶瓷基板相结合。
cp：直接对晶圆进行测试，英文全称circuit probing、chip probing，也称为晶圆测试，测试对象是针对整片wafer中的每一个die，目的是确保整片wafer中的每一个die都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。可以用来检测fab厂制造的工艺水平。
ft：ft测试，英文全称finaltest，是芯片出厂前的最后一道拦截。测试对象是针对封装好的chip，cp测试之后会进行封装，封装之后进行ft测试。可以用来检测封装厂的工艺水平。
yield：良率，芯片的良率这个和工艺比较相关，芯片有一定几率失效，芯片越大，失效的几率也越大。
解释一下：为什么不直接做ft，而先做cp再做ft，这个是因为，cp针对晶圆，如果坏的die就不用再去做封装了，省下封装的费用和基板的费用。
为什么不只做cp，而忽略ft，这个是因为cp测试完毕后，在封装过程中还会引入芯片失效，所以还需要做ft来将失效的芯片去掉。
这个是一个权衡的过程，如果芯片良率足够高，封装成本不敏感，cp测试省掉，直接做ft也是可以的，因为cp测试本身也是需要成本。这个就是计算良率的问题。
目前来看，芯片行业整个供应链都很紧张，所以能够抢到产能，包括抢wafer，抢基板，这些对于芯片厂商来说，都是当下的最重要的事情。
除了产能，其他都不是事！
3：ip
a：这次soc芯片选的哪个vendor的ip？
b：s的。
a：s的据说不错，据说挺贵的，license要多少钱
b：200万刀。
a：正常价。
b：收不收loyalty。
a: 收，每个芯片额外0.5刀。
b：牛x
ip：这个对应芯片来说，就是一个完整的功能模块，
vendor：就是ip供应商，ip vendor，
license：允许使用这个ip，ip的授权
loyalty：在用户使用这个ip后，需要按照每个芯片收钱。
soc：片上系统，就是把cpu，总线，外设，等等放到一个芯片内部实现。例如手机处理器就是一个复杂的soc芯片。
ip这个是构成芯片最核心的组成单元，例如usb，pcie，cpu等等都是ip，整个芯片都是ip集成的，芯片能够做的比较复杂，核心就是ip的复用。例如那些做成几千万门，几亿门的，都是ip复用才能可以的。
如果有公司说全自主，没有用过别人的ip，这种公司要么最牛x，例如大家都知道i家，要么就是极其简单，asic。如果是做soc大芯片这个领域，没有用过别家的ip，这个不太可信。例如模拟的高速serdes，pcie，ddr，mipi等等，全部自己搞，产品周期就会很漫长。苹果的芯片也是先用了别人的ip，公司达到万亿美金产值，搞那么多人来自己搞替换。
初创公司，不用外部ip，从0开始搞，这个不是思路，是绝路。
一般是核心ip自己搞（也没有卖的），外围成熟ip有成熟就卖成熟ip,减少上市的时间，尽快迭代占了市场，逐渐核心替换，才是正常公司的思维。
千万不要被“全自研”给唬住了。
一般ip的license的费用和ip的loyalty的费用可以谈，如果量很大的话，license的费用就会比较低，loyalty的费用单片不高，但是如果量很大，最后就很可观，也有ip厂商不收license费用，最后只收loyalty的费用，这样ip厂商和芯片厂商的利益就绑在一起了。
4：技术
a: 你们项目的rtl freeze了吗？
b：freeze了，verification都差不多了。power simlulation正在搞。
a：年底的shuttle应该没有问题吧
b：可能要delay，netlist还没有freeze
a：啥原因？
b：sdc还有点问题，后端反馈，timing没有clean；
a：那你们要抓紧了，需要去做merge，需要提前2周出gds。
b：是的，我们芯片分了10个模块单独harden，难度还是很大的。
a：牛x
rtl：register-transferlevel（rtl）是用于描述同步数字电路的硬件描述语言。
netlist：网表，rtl需要通过综合以后才能变成网表。
sdc：设计提供约束文件，综合工具需要这个约束文件才能讲rtl转换成netlist。
sdc主要描述内容包括：芯片工作频率，芯片io时序，设计规则，特殊路径，不用check的路径等等。
freeze：指设计冻结，不能再改动的了，例如rtl freeze ，就是代码冻结了，netlist freeze 就是网表冻结了，不能再改了。
verification：芯片功能验证，目前主要指芯片验证方法论（uvm），主要通过验证两者rtl和reference model是不是一致，简称a=b，可见本公众号之前发过的文章《降低芯片流片失败风险的七种武器》，里面有关于验证的描述。
simulation：仿真, 仿真通常是生成波形，一般来说，芯片的功能，verification ，芯片的功耗，可以simulation，比较直观反应真实的场景。
hardren：指某个ip以硬模块的形式来实现。
gds：netlist经过后端工具编程版图，而版图提交给流片厂家（foundry）的就是gds ii
merge：就是讲单独hardren的模块，拼接进去。
merge这个是ip厂商保护ip的一种手段，一般放在foundry的专门的merge room中，才能进行。这样芯片厂商最终需要去foundry厂商那里拼接完成，得到最终的gdsii。
delay： 延期，这个次是芯片工程师最不愿意的词了，也是最经常碰到的词，一个环节不慎，就要delay，这个意味着问题出现，成本增加，周期加长。
如果芯片太大，可以把其中一部分来hardren，顶层就是几个harden模块像拼拼图一样拼起来，大型多核cpu一般都是这样做的，在版图上很容易看出来。
从上图来看，这些四四方方的位置，都是单独harden后，在芯片顶层拼起来的。
单独harden的好处是，可以多个芯片后端设计团队并行设计，大家同时设计，设计完毕，拼接一下就行。
如果有问题的话，直接改某个模块，而不用整个芯片都返工。当然，改完某个模块后，面积还要保持一致，否则就拼不进去了，改完了后，整个顶层也要重新跑一遍流程。
这个就是大芯片难度大的原因，也容易delay（延期）；
大芯片的设计难度明显比小芯片设计难度大，周期也长。
大芯片类似大电影，需要大咖，大制作，灯光，道具，剧本，人员，后期，等等；小芯片类似小视频，都是芯片，其中的复杂程度，协同程度，需要人力，物力，财力都是完全不同的。
现在有个问题：大芯片赚钱，还是小芯片赚钱？
这个也不一定，你见过几亿拍的大片，没几个人看，亏得一塌糊涂，而一个人拍的小视频也可以火遍全网。
但是，大芯片是能力，国之重器，非常重要。
4：后记
上面是比较常用的一些“黑话”。
当然芯片工程师的“黑话”，远不止于此。欢迎大家在评论区补充！！！
就像斯皮尔伯格导演《猫鼠游戏》里的莱昂纳多一样，他伪装成记者和一个资深飞行员套话，记住了这些黑话，就能伪装成一个飞行员，从而成功的登上飞机。
而知道上面这些芯片工程师的“黑话”，还远不能混为一个芯片工程师。
由于芯片分工太细，很多芯片工程师对于这些不同工序的黑话，也不能全部知道。
STM32L051上使用RT-Threa (三、I2C通讯）
宝明科技拟募资15亿元再扩产LED背光源
RISC-V市场持续高涨，晶心科技营收创历史次高
日本公司研制“变形金刚” 可由手机控制
下载速率达762Mbps,时延19毫秒,美国运营商Verizon抢先进入5G时代
芯片工程师的那些“黑话”
一文汇总最精华汽车电机内部技术原理
数字电源中如何把连续频域变换为离散域(一)
GSM 协会公布2011年移动世界大会的新增主题演讲嘉宾
基于USB总线的多路电话录音系统
单片机支持操作系统的特性概述
建筑工地智慧工地管理系统在项目中的普遍应用
以太网io模块4-20mA转网口转TCP/IP台达PLC扩展
新颖的网线自动检测装置
赛灵思气势如虹 点燃智能创新战火
System Verilog中的Bits与Bytes是等价的吗
Kilopass凭借其革命性的VLT技术改变DRAM产业格局
蚂蚁暂缓上市，阿里反垄断调查是个机遇
AT89C2051设计的无线防盗报警器,Wireless burglar alarm
工业机器人设计过程详解