CPLD逻辑电路
cpld逻辑电路
图6是cpld内部逻辑电路，cpld选用的是lattice公司的isplsi1016e，逻辑设计采用原理图输入法，主要功能是对mux的通道进行选择、对a/d转换器进行控制及产生自检代码等。图中有三个主要器件：数据双向开关、数据锁存器、译码器。数据双向开关的oe为低时，数据a0～a7传向单片机的数据线d0～d7,该数据正常时是自检代码aah，当oe为高时，单片机数据传向cpld内部的锁存器，用来对多路模拟开关进行选择。端口地址译码使用了单片机的rd、wr、p22、p23引脚，还使用了单片机的p20及p21引脚，它们分别连接到a/d转换器cs和ce端，具体地址定义如下：
cpld自检测地址：0x0700
通道选择数据锁存器地址：0x0b00
a/d转换器写地址：0x0c00
a/d转换器读地址：0x0e00
信号mux1～mux5是mux电路的前级芯片选择信号，高电平有效;dd0～dd2是mux电路前级的通道选择信号，取值范围是0～34，对应模拟通道的1～35;dd5～dd7是mux电路的后级通道选择信号，取值范围为0～4，分别对应前级的五个mux的输出信号。这些信号的产生过程是：单片机通过数据线d0～d7将通道选择数据及芯片选择数据送到锁存器，产生通道选择信号dd0～dd2及dd5～dd7，再将部分数据进行译码产生mux的片选信号mux1～mux5。
图6 cpld逻辑电路
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