Cadence数字和定制/模拟设计流程获得TSMC最新N3E和N2工艺技术认证
内容提要:
双方协力加速 n3e 和 n2 节点上的人工智能、超大规模和移动 ic 开发
共同客户积极使用 n3e 和 n2 的 pdk 进行设计
支持 tsmc 最新节点的 cadence 流程提供了最佳的 ppa、简易的模拟数据迁移并帮助加快产品上市
楷登电子（美国 cadence 公司，nasdaq：cdns）近日宣布，cadence 数字和定制/模拟设计流程已通过 tsmc n3e 和 n2 先进工艺的设计规则手册（drm）认证。两家公司还发布了相应的 n3e 和 n2 制程设计套件（pdk），以加快在上述节点的移动、人工智能和超大规模计算的 ic 设计创新。客户已开始积极使用这些新的工艺节点和经过认证的 cadence 流程来实现功率、性能和面积（ppa）目标，简化模拟迁移过程，并缩短上市时间。
n3e 和 n2 工艺的数字全流程认证
cadence 和 tsmc 紧密合作，确保其完整的 rtl-to-gds 流程符合 tsmc 的 n3e 和 n2 节点要求，其中包括 innovus implementation system、quantus extraction solution 和 quantus field solver、tempus timing signoff solution 和 eco option、pegasus verification system、liberate characterization portfolio、voltus ic power integrity solution 以及 voltus-fi custom power integrity solution。genus synthesis solution 结合预测性质的 ispatial 技术也支持最新的 n3e 和 n2 技术。
完整的 cadence 数字实现和签核流程支持一系列新的设计特征，包括为了在 n3e 节点上实现最佳 ppa 结果，从综合到签核工程变更命令（eco）都可以使用原生的混合单元行优化技术；以及对单元引脚对齐和连接的支持。该流程可供客户快速采用，以便他们体验最新的 tsmc n3e 和 n2 工艺技术所带来的优势。
n3e 和 n2 定制/模拟流程认证
cadence virtuoso studio，包括 virtuoso schematic editor、virtuoso ade suite 和 virtuoso layout suite，以及 spectre simulation platform，包括 spectre x simulator、spectre accelerated parallel simulator (aps)、spectre extensive partitioning simulator (xps) 和 spectre rf option，这些产品在管理工艺角仿真、统计分析、设计中心化和电路优化上均做了改进。最新的 virtuoso ade suite 架构能够在现代计算集群或公有云/私有云中并行运行多达数千个仿真点，从而帮助用户优化设计。
virtuoso layout suite 包含多项创新，旨在提供更高效的 ic layout，以提供更好的性能和扩展性；基于网格的结构化器件摆放方法，在布局、布线、填充和 dummy 的插入上具有互动式的助理功能；一个新的器件级自动布线工具，旨在解决先进制程节点上的挑战；在 tsmc 先进制程节点上跨节点移植定制设计和 layout，具有增强的模拟迁移和 layout 重用功能；集成的寄生参数提取和 em-ir 检查；以及结合 pegasus verification solution，进行集成式签核级别的物理验证能力。
“我们的客户能够使用已通过最先进的 n3e 和 n2 工艺认证的设计工具，这至关重要。他们可以享受最新工艺革新带来的显著功耗和性能提升。”tsmc 设计基础设施管理部主管 dan kochpatcharin 表示，“通过与 cadence 的持续合作，我们一直在寻找新的方法，来为客户提供价值。这些客户每日都在努力将下一代芯片创新带入生活。”
“cadence 和 tsmc 都致力于推动技术进步，塑造电子设计的未来，助力工程师们实现 ppa 和生产力目标，”cadence 公司资深副总裁兼数字与签核事业部总经理 chin-chi teng 博士表示，“随着芯片需求持续增长，创新的步伐也必须跟上。我们非常有信心，使用我们的数字和定制/模拟设计流程，加上 tsmc 的 n3e 和 n2 技术，客户一定能够实现设计成功。”
cadence 的数字和定制/模拟设计流程支持 cadence 的智能系统设计（intelligent system design）战略，旨在实现系统级芯片（soc）的卓越设计。
关于 cadence
cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，cadence 致力于提供软件、硬件和 ip 产品，助力电子设计概念成为现实。cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5g 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。
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楷登电子（美国 cadence 公司，nasdaq：cdns）近日宣布，cadence 数字和定制/模拟设计流程已通过 tsmc n3e 和 n2 先进工艺的设计规则手册（drm）认证。两家公司还发布了相应的 n3e 和 n2 制程设计套件（pdk），以加快在上述节点的移动、人工智能和超大规模计算的 ic 设计创新。客户已开始积极使用这些新的工艺节点和经过认证的 cadence 流程来实现功率、性能和面积（ppa）目标，简化模拟迁移过程，并缩短上市时间。
n3e 和 n2 工艺的数字全流程认证
cadence 和 tsmc 紧密合作，确保其完整的 rtl-to-gds 流程符合 tsmc 的 n3e 和 n2 节点要求，其中包括 innovus implementation system、quantus extraction solution 和 quantus field solver、tempus timing signoff solution 和 eco option、pegasus verification system、liberate characterization portfolio、voltus ic power integrity solution 以及 voltus-fi custom power integrity solution。genus synthesis solution 结合预测性质的 ispatial 技术也支持最新的 n3e 和 n2 技术。
完整的 cadence 数字实现和签核流程支持一系列新的设计特征，包括为了在 n3e 节点上实现最佳 ppa 结果，从综合到签核工程变更命令（eco）都可以使用原生的混合单元行优化技术；以及对单元引脚对齐和连接的支持。该流程可供客户快速采用，以便他们体验最新的 tsmc n3e 和 n2 工艺技术所带来的优势。
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virtuoso layout suite 包含多项创新，旨在提供更高效的 ic layout，以提供更好的性能和扩展性；基于网格的结构化器件摆放方法，在布局、布线、填充和 dummy 的插入上具有互动式的助理功能；一个新的器件级自动布线工具，旨在解决先进制程节点上的挑战；在 tsmc 先进制程节点上跨节点移植定制设计和 layout，具有增强的模拟迁移和 layout 重用功能；集成的寄生参数提取和 em-ir 检查；以及结合 pegasus verification solution，进行集成式签核级别的物理验证能力。
“我们的客户能够使用已通过最先进的 n3e 和 n2 工艺认证的设计工具，这至关重要。他们可以享受最新工艺革新带来的显著功耗和性能提升。”tsmc 设计基础设施管理部主管 dan kochpatcharin 表示，“通过与 cadence 的持续合作，我们一直在寻找新的方法，来为客户提供价值。这些客户每日都在努力将下一代芯片创新带入生活。”
“cadence 和 tsmc 都致力于推动技术进步，塑造电子设计的未来，助力工程师们实现 ppa 和生产力目标，”cadence 公司资深副总裁兼数字与签核事业部总经理 chin-chi teng 博士表示，“随着芯片需求持续增长，创新的步伐也必须跟上。我们非常有信心，使用我们的数字和定制/模拟设计流程，加上 tsmc 的 n3e 和 n2 技术，客户一定能够实现设计成功。”
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关于 cadence
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