LVPECL与LVPECL之间是如何进行连接的？LVPECL到CML的连接？
1 lvpecl与lvpecl之间的连接
lvpecl 到lvpecl 的连接分直流耦合和交流耦合两种形式
1.1 直流耦合
lvpecl 负载一般考虑是通过50ω接到vcc-2v 的电源上，一般该电源是不存在的，通常的做法是利用电阻分压网络做等效电路，如图3.1 中所示，该等效电路应满足如下方程：
图3.1 等效电路
vcc − 2 v = vcc r2/（r1+r2）
r1*r2/（r1 + r2）=50ω
解上面方程组，得到：
r1 = 50vcc/（vcc-2v） r2 = 25vcc
图3.2 给出了这两种供电情况时的详细电路。
图3.2 pecl电路之间直流耦合
在3.3v 供电时，电阻按5%的精度选取，r1为130ω，r2为82ω；在5v 供电时（此时为pecl电平），r1为82ω，r2为130ω。
1.2 交流耦合
pecl 的输出共模电压需固定在vcc-1.3v，在选择直流偏置电阻时仅需该电阻能够提供
14ma 到地的通路，这样r1=（vcc-1.3v）/14ma。在3.3v 供电时，r1=142ω，5v 供电时，r1=270ω。然而这种方式给出的交流负载阻抗低于50ω，在实际应用中，3.3v 供电时，r1 可以从142ω到200ω之间选取，5v 供电时，r1 可以从270ω到350ω之间选取，原则是让输出波形达到最佳。
图3.3中分别给出了两种电路结构，在图3.3 （a）有一个缺点就是它的功耗较大，当对功耗有要求时，可以采用图3.3（b）所示电路结构。
图3.3 pecl电路间交流耦合
在图3.3 （a）中，r2和r3通常选取：
r2 = 82 Ω / r3 = 130 Ω +3.3 v供电时
r2 = 68 Ω / r3 = 180 Ω +5 v供电时
在图3.3 （b）中，r2和r3通常选取：
r2 = 2.7 kΩ / r3 = 4.3 kΩ +3.3 v供电时
r2 = 2.7 kΩ / r3 = 7.8 kΩ +5 v供电时
2 lvds与lvds接口的连接
lvds 用于低压差分信号点到点的传输，该方式有三大优点，从而使得它更具有吸引力：
（1）lvds 传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4ma，负载阻抗为100ω。这一特征使它适合做并行数据传输。
（2）lvds 信号摆幅小，从而使得该结构可以在2.4v 的低电压下工作。
（3）lvds 输入单端信号电压可以从0v 到2.4v 变化，单端信号摆幅为400mv，这样允许输入共模电压从0.2v 到2.2v范围内变化，也就是说lvds 允许收发两端地电势有±1v的落差。
图3.4 lvds间连接
因为lvds 的输入与输出都是内匹配的，所以lvds 间的连接可以如图3.4那样直接连接。但在设计时需要确认芯片内部，其接收端差分线对间是否已有100ω电阻匹配，若没有则需在外面加100ω电阻，电阻需靠近接收端放置。
3 cml电平之间的连接
cml 是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。
cml 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50ω。假定cml 输出负载为一50ω上拉电阻，则单端cml 输出信号的摆幅为vcc~vcc-0.4v。在这种情况下，差分输出信号摆幅为800mv，共模电压为vcc-0.2v。若cml输出采用交流耦合至50ω负载，这时的直流阻抗有集电极电阻决定，为50ω，cml 输出共模电压变为vcc-0.4v，差分信号摆幅仍为800mv。
cml 到cml 之间连接分两种情况：
（1）当收发两端的器件使用相同的电源时，cml 到cml 可以采用直流耦合方式，这时不需加任何器件；
（2）当收发两端器件采用不同电源时，一般要考虑交流耦合，如图3.5 中所示，注意这时选用的耦合电容要足够大，以避免在较长连0 或连1 情况出现时，接收端差分电压变小。
图3.5 cml接口间连接
4 lvpecl到cml的连接
4.1 交流耦合
lvds到cml的交流耦合连接方式如图3.6 所示。在lvpecl的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142ω到200ω。如果lvpecl 的输出信号摆幅大于cml 的接收范围，可以在信号通道上串一个25ω的电阻，这时cml 输入端的电压摆幅变为原来的0.67 倍。
图3.6 lvpecl到cml的交流耦合连接
4.2 直流耦合
在lvpecl 到cml 的直流耦合连接方式中需要一个电平转换网络，如图3.7（a）中所示。该电平转换网络的作用是匹配lvpecl 的输出与cml的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证lvpecl 的输出经过衰减后仍能满足cml 输入灵敏度的要求；另外还要求自lvpecl端看到的负载阻抗近似为50ω。下面以lvpecl驱动max3875 的
（a）直流耦合时电阻网络
（b）直流耦合连接
图3.7 lvpecl到cml的直流耦合连接
cml 输入为例说明该电平转换网络。如前所述，电阻网络需满足：
va = vcc - 2.0v = r2·vcc /（r2 + r1//（r3 + 50ω））
vb = vcc - 0.2v = （vcc·r3 + 50ω·（vcc - 1.3v））/（r3 + 50ω）
zin = r1// r2 // （r3 + 50 Ω）= 50 Ω
gain = 50 /（r3 + 50） ≥ 0.125
求解上面的方程组，我们得到r1=182ω，r2=82ω，r3=290ω，va=1.35v，vb=3.11v，gain=0.147，zin=49ω。
lvpecl 到max3875 的直流耦合结构如图3.7（b） 所示。对于其它产品的cml 输入，最小共模电压和灵敏度可能不同，设计时可修改vb值，再根据上面的公式计算所需的阻值。
5 cml到lvpecl的连接
图3.8中，给出了cml到lvpecl的交流耦合连接。由于cml与lvpecl接口的中心电平不同，
图3.8 cml到lvpecl的交流耦合连接
通常采用交流耦合，lvpecl输入接口需要外加直流偏置，保证中心电平在vcc-1.3v，图8（a）、（b）分别是外部加直流偏置电阻的连接方式。其中，（a）的连接方式功耗较低。（c）为芯片内已有直流偏置时的连接电路。
6 lvpecl到lvds的连接
6.1 直流耦合
lvpecl到lvds 的直流耦合结构需要一个电阻网络，如图3.9中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50ω接到vcc-2v 时，lvpecl 的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，lvpecl 输出信号经衰减后仍能落在lvds 的有效输入范围内。
注意lvds 的输入差分阻抗为100ω，或者每个单端到虚拟地为50ω，该阻抗不提供直流通路，这里意味着lvds输入交流阻抗与直流阻抗不等.经计算，电阻值为：r1=182ω，r2=48ω，r3=48ω。电阻靠近接收侧放置。
图3.9 lvpecl到lvds的直流耦合结构
6.2 交流耦合
lvpecl 到lvds 的交流耦合结构如图3.10 所示，lvpecl 的输出端到地需加直流偏置电阻（142ω到200ω），同时信号通道上一定要串接50ω电阻，以提供一定衰减。lvds 的输入端到地需加5kω电阻，以提供近似0.86v 的共模电压。
图3.10 lvpecl到lvds的交流耦合结构
7 lvds到lvpecl的连接
7.1 直流耦合
lvds到lvpecl 的直流耦合结构中需要加一个电阻网络，如图3.11 所示，该电阻网络完成直流电平的转换。lvds输出电平为1.2v，lvpecl的输入电平为vcc-1.3v。lvds 的输出是以地为基准，而lvpecl 的输入是以电源为基准，这要求考虑电阻网络时应注意lvds 的输出电位不应对供电电源敏感；
另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在更高的速度下工作，但功耗较大，lvds 的输出性能容易受电源的波动影响；
还有一个问题就是要考虑电阻网络与传输线的匹配。经计算，电阻值选取为：r1=374ω，r2=249ω，r3=402ω，va=1.2v，vb=2.0v，rin=49ω，gain=0.62。lvds 的最小差分输出信号摆幅为500mv，在上面结构中加到lvpecl 输入端的信号摆幅变为310mv，该幅度低于lvpecl 的输入标准，但对于绝大多数maxim 公司的lvpecl 电路来说，该信号幅度是足够的。设计中可根据器件的实际性能作出自己的判断。
图3.11 lvds到lvpecl的直流耦合结构
7.2 交流耦合
lvds 到lvpecl 的交流耦合结构较为简单，只需要lvpecl输入侧加直流偏置，满足其中心电压的要求。图3.12 （a）、（b）两种为常用到的结构。
图 3.12 lvds到lvpecl的交流耦合结构
8 cml到lvds的连接
cml到lvds的连接通常采用交流耦合结构，图3.13、14给出了两种电路结构，需注意cml 的输出信号摆幅应落在lvds 的有效工作范围内。
图3.13 cml到lvds的交流耦合结构
图3.14 cml到lvds的交流耦合结构
9 差分信号设计原则
在差分信号传输设计中，不同类型的差分线，其输入输出的中心电平不同，摆幅也不同。但设计中，以下设计原则还是比较通用的。
（1）差分线的正、负端要求等长。一般来说，对于155mbps的差分线对，其长度差应控制在160mil以内，建议控制在80mil以内；622mbps的差分线对，控制在40mil以内；其余按速率类推，或根据datasheet推荐的值进行约束。
（2）差分阻抗控制在100 +/-10%ω。
（3）数据差分线与其它非时钟信号线的边到边间距应大于2倍线宽，与时钟信号线或时钟差分线应大于3倍线宽。
（4）一般来说，差分线在布线时尽量走内层，且要邻近平面层，表层走线尽量短；
（5）对于高速差分线为减少过孔数目，有时也允许走表层。差分线的过孔数目越少越好，在需要打过孔的情况下，差分线正、负信号线要成对打过孔，也即若正端信号线需要打过孔换层，负端信号线也需要在相应的位置打过孔。一般来说，155mbps速率的差分线对，其过孔应数目控制在4个以内，622mgbps及1.25gbps速率的应控制在3个以内；而2.5gbps速率及以上的差分对，除在bga下出线必须打过孔以及压接式接插件必须的压接过孔外，在其信号走线的其它位置尽量不要再打过孔。
（6）时钟信号在不同电平间转换时，尽量采用交流耦合结构。交流耦合电容，选取不宜太小，通常1ghz以上频率选0.01µf，以下的选取0.1µf。泻放电阻和匹配电阻在pcb中的布局和选择。对于有泄放电阻或终端匹配电阻的差分接口电路，泄放电阻r1应尽量放在驱动pin附近，匹配电阻r2和r3尽量靠近接收pin；
（7）考虑到散热和能承受的额定功率，最好选择选择0603封装的电阻，或者0805封装的电阻，不应选用0402及更小封装的电阻，否则应具体计算该电阻上的功耗。
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lvpecl 到lvpecl 的连接分直流耦合和交流耦合两种形式
1.1 直流耦合
lvpecl 负载一般考虑是通过50ω接到vcc-2v 的电源上，一般该电源是不存在的，通常的做法是利用电阻分压网络做等效电路，如图3.1 中所示，该等效电路应满足如下方程：
图3.1 等效电路
vcc − 2 v = vcc r2/（r1+r2）
r1*r2/（r1 + r2）=50ω
解上面方程组，得到：
r1 = 50vcc/（vcc-2v） r2 = 25vcc
图3.2 给出了这两种供电情况时的详细电路。
图3.2 pecl电路之间直流耦合
在3.3v 供电时，电阻按5%的精度选取，r1为130ω，r2为82ω；在5v 供电时（此时为pecl电平），r1为82ω，r2为130ω。
1.2 交流耦合
pecl 的输出共模电压需固定在vcc-1.3v，在选择直流偏置电阻时仅需该电阻能够提供
14ma 到地的通路，这样r1=（vcc-1.3v）/14ma。在3.3v 供电时，r1=142ω，5v 供电时，r1=270ω。然而这种方式给出的交流负载阻抗低于50ω，在实际应用中，3.3v 供电时，r1 可以从142ω到200ω之间选取，5v 供电时，r1 可以从270ω到350ω之间选取，原则是让输出波形达到最佳。
图3.3中分别给出了两种电路结构，在图3.3 （a）有一个缺点就是它的功耗较大，当对功耗有要求时，可以采用图3.3（b）所示电路结构。
图3.3 pecl电路间交流耦合
在图3.3 （a）中，r2和r3通常选取：
r2 = 82 Ω / r3 = 130 Ω +3.3 v供电时
r2 = 68 Ω / r3 = 180 Ω +5 v供电时
在图3.3 （b）中，r2和r3通常选取：
r2 = 2.7 kΩ / r3 = 4.3 kΩ +3.3 v供电时
r2 = 2.7 kΩ / r3 = 7.8 kΩ +5 v供电时
2 lvds与lvds接口的连接
lvds 用于低压差分信号点到点的传输，该方式有三大优点，从而使得它更具有吸引力：
（1）lvds 传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4ma，负载阻抗为100ω。这一特征使它适合做并行数据传输。
（2）lvds 信号摆幅小，从而使得该结构可以在2.4v 的低电压下工作。
（3）lvds 输入单端信号电压可以从0v 到2.4v 变化，单端信号摆幅为400mv，这样允许输入共模电压从0.2v 到2.2v范围内变化，也就是说lvds 允许收发两端地电势有±1v的落差。
图3.4 lvds间连接
因为lvds 的输入与输出都是内匹配的，所以lvds 间的连接可以如图3.4那样直接连接。但在设计时需要确认芯片内部，其接收端差分线对间是否已有100ω电阻匹配，若没有则需在外面加100ω电阻，电阻需靠近接收端放置。
3 cml电平之间的连接
cml 是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。
cml 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50ω。假定cml 输出负载为一50ω上拉电阻，则单端cml 输出信号的摆幅为vcc~vcc-0.4v。在这种情况下，差分输出信号摆幅为800mv，共模电压为vcc-0.2v。若cml输出采用交流耦合至50ω负载，这时的直流阻抗有集电极电阻决定，为50ω，cml 输出共模电压变为vcc-0.4v，差分信号摆幅仍为800mv。
cml 到cml 之间连接分两种情况：
（1）当收发两端的器件使用相同的电源时，cml 到cml 可以采用直流耦合方式，这时不需加任何器件；
（2）当收发两端器件采用不同电源时，一般要考虑交流耦合，如图3.5 中所示，注意这时选用的耦合电容要足够大，以避免在较长连0 或连1 情况出现时，接收端差分电压变小。
图3.5 cml接口间连接
4 lvpecl到cml的连接
4.1 交流耦合
lvds到cml的交流耦合连接方式如图3.6 所示。在lvpecl的两个输出端各加一个到地的偏置电阻，电阻值选取范围可以从142ω到200ω。如果lvpecl 的输出信号摆幅大于cml 的接收范围，可以在信号通道上串一个25ω的电阻，这时cml 输入端的电压摆幅变为原来的0.67 倍。
图3.6 lvpecl到cml的交流耦合连接
4.2 直流耦合
在lvpecl 到cml 的直流耦合连接方式中需要一个电平转换网络，如图3.7（a）中所示。该电平转换网络的作用是匹配lvpecl 的输出与cml的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证lvpecl 的输出经过衰减后仍能满足cml 输入灵敏度的要求；另外还要求自lvpecl端看到的负载阻抗近似为50ω。下面以lvpecl驱动max3875 的
（a）直流耦合时电阻网络
（b）直流耦合连接
图3.7 lvpecl到cml的直流耦合连接
cml 输入为例说明该电平转换网络。如前所述，电阻网络需满足：
va = vcc - 2.0v = r2·vcc /（r2 + r1//（r3 + 50ω））
vb = vcc - 0.2v = （vcc·r3 + 50ω·（vcc - 1.3v））/（r3 + 50ω）
zin = r1// r2 // （r3 + 50 Ω）= 50 Ω
gain = 50 /（r3 + 50） ≥ 0.125
求解上面的方程组，我们得到r1=182ω，r2=82ω，r3=290ω，va=1.35v，vb=3.11v，gain=0.147，zin=49ω。
lvpecl 到max3875 的直流耦合结构如图3.7（b） 所示。对于其它产品的cml 输入，最小共模电压和灵敏度可能不同，设计时可修改vb值，再根据上面的公式计算所需的阻值。
5 cml到lvpecl的连接
图3.8中，给出了cml到lvpecl的交流耦合连接。由于cml与lvpecl接口的中心电平不同，
图3.8 cml到lvpecl的交流耦合连接
通常采用交流耦合，lvpecl输入接口需要外加直流偏置，保证中心电平在vcc-1.3v，图8（a）、（b）分别是外部加直流偏置电阻的连接方式。其中，（a）的连接方式功耗较低。（c）为芯片内已有直流偏置时的连接电路。
6 lvpecl到lvds的连接
6.1 直流耦合
lvpecl到lvds 的直流耦合结构需要一个电阻网络，如图3.9中所示，设计该网络时有这样几点必须考虑：首先，我们知道当负载是50ω接到vcc-2v 时，lvpecl 的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，lvpecl 输出信号经衰减后仍能落在lvds 的有效输入范围内。
注意lvds 的输入差分阻抗为100ω，或者每个单端到虚拟地为50ω，该阻抗不提供直流通路，这里意味着lvds输入交流阻抗与直流阻抗不等.经计算，电阻值为：r1=182ω，r2=48ω，r3=48ω。电阻靠近接收侧放置。
图3.9 lvpecl到lvds的直流耦合结构
6.2 交流耦合
lvpecl 到lvds 的交流耦合结构如图3.10 所示，lvpecl 的输出端到地需加直流偏置电阻（142ω到200ω），同时信号通道上一定要串接50ω电阻，以提供一定衰减。lvds 的输入端到地需加5kω电阻，以提供近似0.86v 的共模电压。
图3.10 lvpecl到lvds的交流耦合结构
7 lvds到lvpecl的连接
7.1 直流耦合
lvds到lvpecl 的直流耦合结构中需要加一个电阻网络，如图3.11 所示，该电阻网络完成直流电平的转换。lvds输出电平为1.2v，lvpecl的输入电平为vcc-1.3v。lvds 的输出是以地为基准，而lvpecl 的输入是以电源为基准，这要求考虑电阻网络时应注意lvds 的输出电位不应对供电电源敏感；
另一个问题是需要在功耗和速度方面折中考虑，如果电阻值取的较小，可以允许电路在更高的速度下工作，但功耗较大，lvds 的输出性能容易受电源的波动影响；
还有一个问题就是要考虑电阻网络与传输线的匹配。经计算，电阻值选取为：r1=374ω，r2=249ω，r3=402ω，va=1.2v，vb=2.0v，rin=49ω，gain=0.62。lvds 的最小差分输出信号摆幅为500mv，在上面结构中加到lvpecl 输入端的信号摆幅变为310mv，该幅度低于lvpecl 的输入标准，但对于绝大多数maxim 公司的lvpecl 电路来说，该信号幅度是足够的。设计中可根据器件的实际性能作出自己的判断。
图3.11 lvds到lvpecl的直流耦合结构
7.2 交流耦合
lvds 到lvpecl 的交流耦合结构较为简单，只需要lvpecl输入侧加直流偏置，满足其中心电压的要求。图3.12 （a）、（b）两种为常用到的结构。
图 3.12 lvds到lvpecl的交流耦合结构
8 cml到lvds的连接
cml到lvds的连接通常采用交流耦合结构，图3.13、14给出了两种电路结构，需注意cml 的输出信号摆幅应落在lvds 的有效工作范围内。
图3.13 cml到lvds的交流耦合结构
图3.14 cml到lvds的交流耦合结构
9 差分信号设计原则
在差分信号传输设计中，不同类型的差分线，其输入输出的中心电平不同，摆幅也不同。但设计中，以下设计原则还是比较通用的。
（1）差分线的正、负端要求等长。一般来说，对于155mbps的差分线对，其长度差应控制在160mil以内，建议控制在80mil以内；622mbps的差分线对，控制在40mil以内；其余按速率类推，或根据datasheet推荐的值进行约束。
（2）差分阻抗控制在100 +/-10%ω。
（3）数据差分线与其它非时钟信号线的边到边间距应大于2倍线宽，与时钟信号线或时钟差分线应大于3倍线宽。
（4）一般来说，差分线在布线时尽量走内层，且要邻近平面层，表层走线尽量短；
（5）对于高速差分线为减少过孔数目，有时也允许走表层。差分线的过孔数目越少越好，在需要打过孔的情况下，差分线正、负信号线要成对打过孔，也即若正端信号线需要打过孔换层，负端信号线也需要在相应的位置打过孔。一般来说，155mbps速率的差分线对，其过孔应数目控制在4个以内，622mgbps及1.25gbps速率的应控制在3个以内；而2.5gbps速率及以上的差分对，除在bga下出线必须打过孔以及压接式接插件必须的压接过孔外，在其信号走线的其它位置尽量不要再打过孔。
（6）时钟信号在不同电平间转换时，尽量采用交流耦合结构。交流耦合电容，选取不宜太小，通常1ghz以上频率选0.01µf，以下的选取0.1µf。泻放电阻和匹配电阻在pcb中的布局和选择。对于有泄放电阻或终端匹配电阻的差分接口电路，泄放电阻r1应尽量放在驱动pin附近，匹配电阻r2和r3尽量靠近接收pin；
（7）考虑到散热和能承受的额定功率，最好选择选择0603封装的电阻，或者0805封装的电阻，不应选用0402及更小封装的电阻，否则应具体计算该电阻上的功耗。
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