关于高速接口技术简析
1差分信号技术概况
高速差分信号有多种备选形式，这些差分技术有着相同的特点，但性能、功耗、应用场景等方面又变化多端。
差分技术
工业标准
最大数据率
vod输出幅值
电源功耗
lvds
tia/eia-644
3.125gbps
±350mv 低
lvpecl
无
10+gbps
±800mv
中到高
cml
无
10+gbps
±800mv
中
m-lvds
tia/eia-899
250mbps
±550mv
低
b-lvds
无
800mbps
550mv
低
国际标准ansi/tia/eia-644a和ansi/tia/eia-899中定义了lvds和m-lvds技术。current-mode logic电流模式逻辑和low-voltage positive-emitter-coupled logic低压正发射级耦合逻辑技术在业界应用广泛，由于暂缺对应的工业标准，不同厂商的实现形式和接口的差异较大，往往采用ac耦合的方式来解决门限差异和兼容性问题。
典型的lvds驱动接收对如图1所示，驱动端使用3.5ma电流源。由于接收端输入阻抗高，绝大多数有效电流将流过100ω端接电阻，在接收端输入处形成350mv压差。接收端阈值电压一般不超过100mv，且共模电压在0到2.4v之间都可以维持这样的激励，能够在驱动端和接收端提供很好的噪声裕量和共模漂移容忍度。当电流方向改变时，幅值不变、极性反转，由此产生了逻辑“1”和“0”。cml和lvpecl有着类似的结构，区别在于驱动电流强度和端接策略。
图2为差分信号简图。首先，电流源在不同的方向驱动逻辑“1”和“0”，始终保持打开的状态；相比于单端信号技术，可以消除晶体管频繁开关造成的开关噪声和emi。其次，差分双线相互毗邻可提供重要的抗噪能力，两根单线吸收的交调或emi噪声是一致的，接收端只对两个通道的差值响应，“共模”噪声会随之消除。此外，由于两条线承载的电流等幅反相，产生最小的emi。
2lvds低压差分信号技术 lvds效率很高，输出幅值约350mv，在消耗较少能量的情况下，实现高达3.125gbps数据速率；端接策略简单、低功耗和低噪声的性能使得lvds技术在几十mbps到3gbps之间应用广泛。
为实现更高的数据速率，就需要使用cml或lvpecl。这两种技术通过非常快且陡的跳变沿和接近800mv的输出幅值，来提供超过10gbps的数据速率，因此相对于lvds会消耗更多的能量。
3cml电流模式逻辑技术
高速点对点形式的cml接口可提供超过10gbps的数据速率。如图3所示，cml通常在驱动端和接收端均集成了端接网络，采用被动的50ω上拉电阻连接到电源；通过ac耦合技术实现信号传输，需要传输dc平衡数据。
4lvpecl低压正发射极耦合逻辑技术 lvpecl和pecl都是20世纪60年代ecl技术的分支，ecl通常在地和-5.2v之间供电。由于需要阴轨，ecl难以与其他逻辑兼容，直到pecl作为阳轨技术引进。ecl、pecl、lvpecl都需要50ω端接到轨端，低于多数阳轨2v。ecl驱动器为低阻抗开射极输出，约700到800mv，可产生非常快且平衡的跳变沿。lvpecl的优点在于陡峭且平衡的跳变沿、高驱动能力；缺点在于高功耗，有时需要独立的端接轨。
5选择合格的技术应用 在选择高速接口技术时，应该注意如下因素：
● 所需带宽
● 驱动电缆、背板或长线的能力
● 电源预算
● 网络拓扑
● 串行或并行数据传输方式
● 工业标准间的兼容性
● 信号条件的特殊需求
lvds作为最常用的差分信号接口，其低功耗、弱emi、强抗噪特性使得应用最为广泛。此外，lvds的共模输入范围广，易于与其他差分信号技术交互操作。最新一代的lvds工作在dc到3.125gbps之间，器件可通过预加重和均衡化等手段使信号通过有损电缆和印制板走线。
速率大于3.125gbps时一般使用cml信号，pcie、sata、hdmi等通讯标准使用与cml一致的规则来规定特定的信号细节。
介于2gbps到3.125gbps之间的速率，高速接口的选择取决于所需功能、性能、功耗等因素。对于相对短距的传输，cml有着最小的抖动而lvds有着最低的电源功耗。对于长距传输，介质损耗占据主要因素地位，首当其冲要使数据速率和质量的传输条件最佳，lvds和cml均可采用预加重、去加重、均衡化等处理技术。
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电源功耗
lvds
tia/eia-644
3.125gbps
±350mv 低
lvpecl
无
10+gbps
±800mv
中到高
cml
无
10+gbps
±800mv
中
m-lvds
tia/eia-899
250mbps
±550mv
低
b-lvds
无
800mbps
550mv
低
国际标准ansi/tia/eia-644a和ansi/tia/eia-899中定义了lvds和m-lvds技术。current-mode logic电流模式逻辑和low-voltage positive-emitter-coupled logic低压正发射级耦合逻辑技术在业界应用广泛，由于暂缺对应的工业标准，不同厂商的实现形式和接口的差异较大，往往采用ac耦合的方式来解决门限差异和兼容性问题。
典型的lvds驱动接收对如图1所示，驱动端使用3.5ma电流源。由于接收端输入阻抗高，绝大多数有效电流将流过100ω端接电阻，在接收端输入处形成350mv压差。接收端阈值电压一般不超过100mv，且共模电压在0到2.4v之间都可以维持这样的激励，能够在驱动端和接收端提供很好的噪声裕量和共模漂移容忍度。当电流方向改变时，幅值不变、极性反转，由此产生了逻辑“1”和“0”。cml和lvpecl有着类似的结构，区别在于驱动电流强度和端接策略。
图2为差分信号简图。首先，电流源在不同的方向驱动逻辑“1”和“0”，始终保持打开的状态；相比于单端信号技术，可以消除晶体管频繁开关造成的开关噪声和emi。其次，差分双线相互毗邻可提供重要的抗噪能力，两根单线吸收的交调或emi噪声是一致的，接收端只对两个通道的差值响应，“共模”噪声会随之消除。此外，由于两条线承载的电流等幅反相，产生最小的emi。
2lvds低压差分信号技术 lvds效率很高，输出幅值约350mv，在消耗较少能量的情况下，实现高达3.125gbps数据速率；端接策略简单、低功耗和低噪声的性能使得lvds技术在几十mbps到3gbps之间应用广泛。
为实现更高的数据速率，就需要使用cml或lvpecl。这两种技术通过非常快且陡的跳变沿和接近800mv的输出幅值，来提供超过10gbps的数据速率，因此相对于lvds会消耗更多的能量。
3cml电流模式逻辑技术
高速点对点形式的cml接口可提供超过10gbps的数据速率。如图3所示，cml通常在驱动端和接收端均集成了端接网络，采用被动的50ω上拉电阻连接到电源；通过ac耦合技术实现信号传输，需要传输dc平衡数据。
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