DDR3缓存模块仿真平台构建步骤
1. 复制vivado工程路径vivado_prjat7.srcssources_1ipmig_7series_0下的mig_7series_0文件夹。粘贴到仿真路径testbench b_ddr3_cache（新建用于ddr3仿真的文件夹）下。
2. 拷贝一个glbl.v文件到testbench b_ddr3_cachemig_7series_0example_designsim文件夹下。
3. 打开testbench b_ddr3_cachemig_7series_0example_designsim文件夹下的sim.do文件中。进行编译的文件路径需要做移植修改。
将vlib work以及后面的内容删除
复制下面的脚本到sim.do中。
vlib work
vmap work work
vlog -work workglbl.v
#compile all modules#
vlog ../../../../../design/m_ddr3_cache.v
vlog ../../../../../vivado_prj/at7.srcs/sources_1/ip/fifo_ddr3_write/fifo_ddr3_write_sim_netlist.v
vlog ../rtl/traffic_gen/mig_7series*.v
vlog ../rtl/example_top.v
vlog ../../user_design/rtl/mig_7series_0.v
vlog ../../user_design/rtl/mig_7series_0_mig_sim.v
vlog -incr../../user_design/rtl/clocking/*.v
vlog -incr../../user_design/rtl/controller/*.v
vlog -incr../../user_design/rtl/ecc/*.v
vlog -incr../../user_design/rtl/ip_top/*.v
vlog -incr../../user_design/rtl/phy/*.v
vlog -incr../../user_design/rtl/ui/*.v
#compile files in sim folder (excluding model parameterfile)#
vlog *.vh
vlog *.sv
vlog *.v
#pass the parametersfor memory model parameter file#
vlog -sv +define+x2gb+define+sg15e +define+x16 ddr3_model.sv
#load the design. userequired libraries.#
vsim -voptargs=+acc-l unisims_ver -l unisim -l work -lfunisims_ver +notimingchecks -lsecureipwork.glblwork.sim_tb_top
add wavesim:/sim_tb_top/uut_m_ddr3_cache/*
4. 打开testbench b_ddr3_cachemig_7series_0example_designsim文件夹下的sim_tb_top.v文件（测试脚本），进行必要的修改，将用户设计移植到这个测试脚本中。
example_top模块的例化可以用用户设计模块替代，接口一一映射即可。
5. 打开modelsim，点击菜单compile--> compile options，修改verilog &systemverilog下，勾选use systemverilog选项。
6. 打开run_simulation.bat文件，增加新的仿真自动运行项。
@echo off
@cls
title fpga auto simulation batch script
echo modelsim simulation
echo.
echo press '1' to start tb_pll simulation
echo.
echo press '2' to start tb_fifo_img simulation
echo.
echo press '3' to start tb_image_capture simulation
echo.
echo press '4' to start tb_fifo_ddr3_write simulation
echo.
echo press'5' to start tb_ddr3_cache simulation
echo.
:input
set input=
set /p input=type test number: %=%
if %input%==1 goto run1
if %input%==2 goto run2
if %input%==3 goto run3
if %input%==4 goto run4
if%input%==5 goto run5
goto end
:run1
@cls
echo start tb_pll simulation;
echo.
echo.
cd testbench/tb_pll
vsim -do do compile.do
gotoclean_workspace
:run2
@cls
echo start tb_fifo_img simulation;
echo.
echo.
cd testbench/tb_fifo_img
vsim -do do compile.do
gotoclean_workspace
:run3
@cls
echo start tb_image_capture simulation;
echo.
echo.
cd testbench/tb_image_capture
vsim -do do compile.do
gotoclean_workspace
:run4
@cls
echo start tb_fifo_ddr3_write simulation;
echo.
echo.
cd testbench/tb_fifo_ddr3_write
vsim -do do compile.do
gotoclean_workspace
:run5
@cls
echo starttb_ddr3_cache simulation;
echo.
echo.
cdtestbench/tb_ddr3_cache/mig_7series_0/example_design/sim
vsim -dodo sim.do
gotoclean_workspace
:clean_workspace
rmdir /s /q work
del vsim.wlf
del transcript.
:end
美国封锁高端技术对我国半导体产业有何影响？
使用iso功率器件控制辐射发射的建议
微软通过Mesa D3D12代码着手改善跨平台支持
是什么让萧山区委常委许昌一行走访调研国辰机器人
Nordic Semiconductor助力低功耗蓝牙足球传感器测量球员体能特征，通过交互式训练视频进行赛后分析
DDR3缓存模块仿真平台构建步骤
家电投诉居首位，瑞云服务云助力家电企业重塑售后服务新形象
你了解温度传感器吗
AMD处理器10次高光时刻，如何在创新上击败英特尔
一文看懂万用表原理、使用方法及如何保养
美国通信巨头AT＆T警告诺基亚、爱立信？
克服超高速系统 安捷伦推出转接驱动器建模解决方案
2020年区块链在加密货币资产之外的实际应用趋势探讨
联盛德微电子荣获2021-2022年度“中国IC独角兽”企业称号
高芯科技PLUG1212红外机芯全系列镜头发布
中国电信流媒体
STM32 SPI读写W25Q64（三）
工信部闻库：4G网络至少还能使用10年，用户4G网速收多因素影响
内部显示接口eDP与LVDS的区别在哪？
2019年中国高校AI影响力排名出炉，清华第一，中科院第二
2. 拷贝一个glbl.v文件到testbench b_ddr3_cachemig_7series_0example_designsim文件夹下。
3. 打开testbench b_ddr3_cachemig_7series_0example_designsim文件夹下的sim.do文件中。进行编译的文件路径需要做移植修改。
将vlib work以及后面的内容删除
复制下面的脚本到sim.do中。
vlib work
vmap work work
vlog -work workglbl.v
#compile all modules#
vlog ../../../../../design/m_ddr3_cache.v
vlog ../../../../../vivado_prj/at7.srcs/sources_1/ip/fifo_ddr3_write/fifo_ddr3_write_sim_netlist.v
vlog ../rtl/traffic_gen/mig_7series*.v
vlog ../rtl/example_top.v
vlog ../../user_design/rtl/mig_7series_0.v
vlog ../../user_design/rtl/mig_7series_0_mig_sim.v
vlog -incr../../user_design/rtl/clocking/*.v
vlog -incr../../user_design/rtl/controller/*.v
vlog -incr../../user_design/rtl/ecc/*.v
vlog -incr../../user_design/rtl/ip_top/*.v
vlog -incr../../user_design/rtl/phy/*.v
vlog -incr../../user_design/rtl/ui/*.v
#compile files in sim folder (excluding model parameterfile)#
vlog *.vh
vlog *.sv
vlog *.v
#pass the parametersfor memory model parameter file#
vlog -sv +define+x2gb+define+sg15e +define+x16 ddr3_model.sv
#load the design. userequired libraries.#
vsim -voptargs=+acc-l unisims_ver -l unisim -l work -lfunisims_ver +notimingchecks -lsecureipwork.glblwork.sim_tb_top
add wavesim:/sim_tb_top/uut_m_ddr3_cache/*
4. 打开testbench b_ddr3_cachemig_7series_0example_designsim文件夹下的sim_tb_top.v文件（测试脚本），进行必要的修改，将用户设计移植到这个测试脚本中。
example_top模块的例化可以用用户设计模块替代，接口一一映射即可。
5. 打开modelsim，点击菜单compile--> compile options，修改verilog &systemverilog下，勾选use systemverilog选项。
6. 打开run_simulation.bat文件，增加新的仿真自动运行项。
@echo off
@cls
title fpga auto simulation batch script
echo modelsim simulation
echo.
echo press '1' to start tb_pll simulation
echo.
echo press '2' to start tb_fifo_img simulation
echo.
echo press '3' to start tb_image_capture simulation
echo.
echo press '4' to start tb_fifo_ddr3_write simulation
echo.
echo press'5' to start tb_ddr3_cache simulation
echo.
:input
set input=
set /p input=type test number: %=%
if %input%==1 goto run1
if %input%==2 goto run2
if %input%==3 goto run3
if %input%==4 goto run4
if%input%==5 goto run5
goto end
:run1
@cls
echo start tb_pll simulation;
echo.
echo.
cd testbench/tb_pll
vsim -do do compile.do
gotoclean_workspace
:run2
@cls
echo start tb_fifo_img simulation;
echo.
echo.
cd testbench/tb_fifo_img
vsim -do do compile.do
gotoclean_workspace
:run3
@cls
echo start tb_image_capture simulation;
echo.
echo.
cd testbench/tb_image_capture
vsim -do do compile.do
gotoclean_workspace
:run4
@cls
echo start tb_fifo_ddr3_write simulation;
echo.
echo.
cd testbench/tb_fifo_ddr3_write
vsim -do do compile.do
gotoclean_workspace
:run5
@cls
echo starttb_ddr3_cache simulation;
echo.
echo.
cdtestbench/tb_ddr3_cache/mig_7series_0/example_design/sim
vsim -dodo sim.do
gotoclean_workspace
:clean_workspace
rmdir /s /q work
del vsim.wlf
del transcript.
:end
美国封锁高端技术对我国半导体产业有何影响？
使用iso功率器件控制辐射发射的建议
微软通过Mesa D3D12代码着手改善跨平台支持
是什么让萧山区委常委许昌一行走访调研国辰机器人
Nordic Semiconductor助力低功耗蓝牙足球传感器测量球员体能特征，通过交互式训练视频进行赛后分析
DDR3缓存模块仿真平台构建步骤
家电投诉居首位，瑞云服务云助力家电企业重塑售后服务新形象
你了解温度传感器吗
AMD处理器10次高光时刻，如何在创新上击败英特尔
一文看懂万用表原理、使用方法及如何保养
美国通信巨头AT＆T警告诺基亚、爱立信？
克服超高速系统 安捷伦推出转接驱动器建模解决方案
2020年区块链在加密货币资产之外的实际应用趋势探讨
联盛德微电子荣获2021-2022年度“中国IC独角兽”企业称号
高芯科技PLUG1212红外机芯全系列镜头发布
中国电信流媒体
STM32 SPI读写W25Q64（三）
工信部闻库：4G网络至少还能使用10年，用户4G网速收多因素影响
内部显示接口eDP与LVDS的区别在哪？
2019年中国高校AI影响力排名出炉，清华第一，中科院第二