MIPI CSI-2 RX Subsystem IP和D-PHY基本调试
dphy初始化
dphy需要完成初始化, 当clock lane和data lane的init_done置高, 以及stopstate拉高, 标志着初始化完成。 见下图。
给到dphy的core_clk需要时200mhz, free-running的时钟, 这个时钟可以来自版上时钟晶振, 或者fpga内单独的mmcm/pll, 但该时钟不能来自与两个级联的mmcm。
另外需要注意的是, 所有给到dphy的时钟需要满足+/-100ppm, 不满足该要求可能会导致数据出错或者重复数据。
core_rst, 如图所示, 需要assert至少四十个dphy_clk_200m cycle, 然后才能释放。
在上电后, 当master dphy发给slave d-phy的cp/cn(clock lane)和dp/dn(data lane)保持在lp-11超过t_init时间, 初始化完成. t_init必须大于100us。
mipi csi-2 rx subsystem时钟要求
当line rate 1500mbps, 只需要满足输出的带宽大于等于输入带宽, video_aclk >= (line rate(mb/s)*data lanes) /(pixels per clock*number of bits per pixel)。
当没有vfb并且line rate = line rate(mb/s)*data lanes/(8*4)。
当没有vfb并且line rate > 1500mbps, video_aclk >= rxbyteclkhs。
对于ultrascale +, 满足timing的video_aclk最大值是250mhz, 7 series是150mhz, 如果需要提高吞吐量, 可以增加pixel per clock。
lite_aclk应该小于等于video_aclk。
demo例程
pg232提供了几个demo, 如下, 这些demo可以用来作为参考和帮助debug。
debug建议
下图是dphy的流程图, 在phy完成初始化后，clock lane切换到hs mode, 然后data lane切换到hs mode, 开始接收数据。
初始化完成后，可以读mipi csi-2 rx subsystem ip的所有寄存器。比如，core configuration register (0x00)的bit 0 (core enable)有没有打开。
timing有没有满足。
video_aclk有没有ip要求。
interrupt status register (0x24) bit 21(incorrect lane configuration)有没有置高。
interrupt status register (0x24) line buffer full有没有置位,如果是,一般是输入快于输出, 可以考虑增加pixels per clock, 降低line rate。
如果mipi csi-2 rx subsystem没有收到packets, 那么可能sensor没有发数据, 或者, frame end packets没有收到, 或者ecc校验没有通过.这时候可以观测dphy的dl_status register的pkt_cnt,确认packets有没有增加. 如果没有增加, 进一步检查dphy的输入和输出.检查mipi csi-2 rx subsystem的interrupt status register的ecc错误, 如果看到很多的ecc 2-bit错误, 那么就是ecc检验没有通过。
如果看到sot error, sot sync error或者 ecc 1-bit, ecc 2-bit, crc错误, 一个可能是sensor和mipi csi-2 rx subsystem lane position mismatch，需要检查是否first byte of the packet在lane 0, 然后next byte在lane 1. 另外一个就可能是sensor的输出timing问题, 可以尝试调整dphy的hs_settle,当然, 也有可能是si问题。
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dphy需要完成初始化, 当clock lane和data lane的init_done置高, 以及stopstate拉高, 标志着初始化完成。 见下图。
给到dphy的core_clk需要时200mhz, free-running的时钟, 这个时钟可以来自版上时钟晶振, 或者fpga内单独的mmcm/pll, 但该时钟不能来自与两个级联的mmcm。
另外需要注意的是, 所有给到dphy的时钟需要满足+/-100ppm, 不满足该要求可能会导致数据出错或者重复数据。
core_rst, 如图所示, 需要assert至少四十个dphy_clk_200m cycle, 然后才能释放。
在上电后, 当master dphy发给slave d-phy的cp/cn(clock lane)和dp/dn(data lane)保持在lp-11超过t_init时间, 初始化完成. t_init必须大于100us。
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当没有vfb并且line rate > 1500mbps, video_aclk >= rxbyteclkhs。
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debug建议
下图是dphy的流程图, 在phy完成初始化后，clock lane切换到hs mode, 然后data lane切换到hs mode, 开始接收数据。
初始化完成后，可以读mipi csi-2 rx subsystem ip的所有寄存器。比如，core configuration register (0x00)的bit 0 (core enable)有没有打开。
timing有没有满足。
video_aclk有没有ip要求。
interrupt status register (0x24) bit 21(incorrect lane configuration)有没有置高。
interrupt status register (0x24) line buffer full有没有置位,如果是,一般是输入快于输出, 可以考虑增加pixels per clock, 降低line rate。
如果mipi csi-2 rx subsystem没有收到packets, 那么可能sensor没有发数据, 或者, frame end packets没有收到, 或者ecc校验没有通过.这时候可以观测dphy的dl_status register的pkt_cnt,确认packets有没有增加. 如果没有增加, 进一步检查dphy的输入和输出.检查mipi csi-2 rx subsystem的interrupt status register的ecc错误, 如果看到很多的ecc 2-bit错误, 那么就是ecc检验没有通过。
如果看到sot error, sot sync error或者 ecc 1-bit, ecc 2-bit, crc错误, 一个可能是sensor和mipi csi-2 rx subsystem lane position mismatch，需要检查是否first byte of the packet在lane 0, 然后next byte在lane 1. 另外一个就可能是sensor的输出timing问题, 可以尝试调整dphy的hs_settle,当然, 也有可能是si问题。
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