深入理解SerDes系列之三
3.抖动和信号集成( jitter, si )
抖动是指信号的跳边时刻偏离其理想(ideal)或者预定(expected)时刻的现象。噪声，非理想的信道，非理想的电路都是产生抖动的原因。
3.1 时钟的抖动(clock jitter)
figure 3.1 clock jitter
对于时钟信号，根据应用场景的不同，对抖动的定义也不一样。比如数字逻辑计算时序余量的时候，关心的是周期抖动。而时钟设计人员更喜欢相位抖动，因为可以利用频谱评估相位抖动，并可以用频谱来评估具体的干扰对总相位抖动的贡献。
3.1,介绍一下几种抖动的定义。
l 相位抖动(phase jitter)
jphase(n)= tn – n*t。理想时钟的每个周期t都是相等的，没有抖动。真实时钟的跳边沿相对于理想时钟的偏离称作相位抖动。
l 周期抖动(period jitter)
jperiod(n)= (tn- tn-1)– t。周期抖动是实际时钟的周期相对于理想周期的偏离(deviation)。显然jperiod(n) = jphase(n) - jphase(n-1)。
l cycle-to-cycle jitter
jcycle(n) = (tn- tn-1) - (tn-1- tn-2)。前后相邻的两个周期的偏差是cycle-cycle抖动。显然jcycle(n)= jperiod(n) – jperiod(n-1)。
假设相位抖动的最大值为 +/-jp, 而且抖动的频率fjitter = 0.5fclock = 0.5/t，也就是，
tn-2时刻的相位抖动为最大值+jp ，tn-1时刻的相位抖动为最小值-jp
tn时刻的相位抖动为最大值+jp ， tn+1时刻的相位抖动为最小值-jp
那么，周期抖动最大值 jperiod=+/- 2* jp
那么，cycle-cycle抖动最大值 jcycle =+/- 4* jp
3.2. 数据的抖动(data jitter)
在高速serdes领域每个人都在说抖动，因为抖动直接和误码率(ber)相关。
serdes发送端的一个重要要求是抖动(jitter generation)----针对特定的码型(pattern)，速率和负载情况下，发送端所生成的抖动。
信号经过信道(channel)到达接收端时，又会进一步放大抖动，不同的码型(pattern)包含的频率成分也不一样，信道对不同频率成分的传输延时也不一样(非线性相位), 产生和数据pattern相关的确定性抖动。阻抗不连续产生的反射，相邻信号的串扰和噪声都会引起数据抖动。
serdes接收端的一个重要指标是抖动容忍能力(jitter tolerance)----针对特定的码型和误码率要求(ber5gbps)，这种传统的电路仿真方法已经不能满足设计的需求。首先，过量的码间干扰isi导致接收端眼图完全闭合，但是通过芯片内的dfe均衡后，眼图可能是很好的。其次，电路仿真(spice)的速度非常慢，即使是有办法把dfe均衡加入仿真，由于dfe仿真需要足够长时间的bits来训练，此时，电路仿真的仿真时间是不可接受的。
对于高速serdes的仿真需要借助统计分析 (statistical analysis) 的方法。统计分析的方法把发送端-信道-接收端的连接近视为线性系统，计算系统脉冲响应h(t)，加入噪声源来模拟抖动，然后用激励对脉冲响应进行卷积，得到接收端的信号，这种方法可以把厂家私有的ffe,dfe自适应算法加入仿真。
统计分析 (statistical analysis)方法不能仿真电路的非线性和时变特性，所以高速serdes往往要两者结合起来仿真si。更多关于统计分析 (statistical analysis)方法可以参考。
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