DRAM存储电容概述
本文主要介绍dram的存储原理、存储电容、存储结构等内容，后续会针对sdram和ddr等具体类型进行详细介绍。
1、概述
dram包括：sdram、ddrx、sdr、lpddrx、lpsdr、gddr、rldramx（reduced latency dram）、edo dram、fpm dram、mobile dram等等。
主存dram由大至小，由上往下可做以下拆分：channel→dimm→rank→chip→bank→row/column。
2、dram存储原理
dram的结构大致分为两种：1t1c和3t1c，详见下图。
1t1c（1 transistor -1 capacitor）的大致原理是：当word line选通时，晶体管导通，从而可以从bit line上读取存储在电容上的位信息。
3t1c（3 transistor -1 capacitor）使用三个晶体管作为开关，这样设计的优点是：当读取存储在电容上的位信息时，不会影响电容上的电荷，从而读后不需要对单元进行precharge。但是由于1t1c的结构比3t1c的结构面积节省很多，因此现代dram中常用的还是1t1c结构。
dram的信息是存储在电容当中的，而电容中的电荷会因为漏电流的存在而逐渐漏掉，因此需要不断refresh（刷新），这也是dram称为动态的原因。例如，90nm工艺下，dram的cell单元的电容量是30pf，它的漏电流是1fa，漏光的时间是随着温度的变化而变化的。现在的dram的刷新时间一般是32ms或者64ms。
3、dram存储电容
关于存储电容在现代业界也没有统一，存在两大阵营，分别是堆电容（stacked capacitor）与沟电容（trench capacitor），像三星这样的公司使用前者。因为这两种电容在任何dram中都是存在的而且是需要考虑到的。trench电容是存在于深入到硅下面的，而stacked电容是存在于不同的多晶硅层中间。这两种电容分别有自己的优缺点：
trench电容是深入到硅下面的，相当于从二维到三维的拓展，可以保证在相同的电荷容量下，面积小，成本低，由于其表面平坦更易制造，使它更易集成到逻辑优化工艺技术里。由于深入到硅下面的，在上层的逻辑电路结构形成之前就存在，与上层电路无关，有利于电路优化。
堆电容是在硅表面形成像高层建筑那样的结构，可以有效地利用芯片面积，但工艺复杂，成本较高。关于stacked电容，由于是存在不同的多晶硅层之间的，因此bitline与多晶硅之间也会存在电容，且这种电容属于stacked电容。
沟电容（trench capacitor）的示意如下图所示：
堆电容（stacked capacitor）的示意如下图所示：
平面型、衬底基板深槽型、深槽型、堆叠型、电容器在位线上方堆叠型的具体示意如下图所示：
由于每个bitline上连着很多并联的bitline capacitor，因此存储电容大小远比bitline电容小，大约只有1/10。所以当transistor选通时，存储在存储电容上的电荷传输到bitline时，bitline上的电压变化很小，需要使用差分比较放大器（此差分比较放大器非模拟集成电路中的差放，而是通过跟参考电压作对比）。
dram的行选通和列选通信号将使存储电容与外界间的传输电路导通，从而可进行放电（读取）和充电（写入）。
在高密度的dram中，存储器的单元电容决定了读出信号电压、读出速度、数据保持时间和抗软错误容限。每一个存储单元堆电容或沟电容容量为ff级（一般认为必须大于25ff）。增加单元电容的一个主要策略是增加存储器单元电容器的面积和降低介质薄膜厚度（单位为f：featurelength，f2：feature dimension）。
dram内部结构如下图所示：
4、l-bank&p-bank
4.1、逻辑bank
在芯片的内部，dram的数据是以bit为单位写入一张大的矩阵中，每个单元我们称为cell，只要指定一个行（row），再指定一个列（column），就可以准确地定位到某个cell，这就是内存芯片寻址的基本原理。这个阵列我们就称为内存芯片的bank，也称之为逻辑bank（logical bank）。由于工艺上的原因，这个阵列不可能做得太大，所以一般内存芯片中都是将内存容量分成几个阵列来制造，也就是说内存芯片中存在多个逻辑bank，随着芯片容量的不断增加，逻辑bank数量也在不断增加，目前从32mb到1gb的芯片基本都是4个，只有早期的16mbit和32mbit的芯片采用的还是2个逻辑bank的设计，譬如三星的两种16mb芯片：k4s161622d（512k×16bit×2 bank）和k4s160822dt（1m×8bit×2 bank）。芯片组本身设计时在一个时钟周期内只允许对一个逻辑bank进行操作（实际上芯片的位宽就是逻辑bank的位宽），而不是芯片组对内存芯片内所有逻辑bank同时操作。逻辑bank的地址线是通用的，只要再有一个逻辑bank编号加以区别就可以了（bank0到bank3）。但是这个芯片的位宽决定了一次能从芯片内部读出多少数据，并不是内存芯片里所有单元的数据一次全部能够读出。
每个逻辑bank有8m个单元格（cell），一些厂商（比如现代/三星）就把每个逻辑bank的单元格数称为数据深度（data depth），每个单元由8bit组成，那么一个逻辑bank的总容量就是64mbit（8m×8bit），4个逻辑bank就是256mbit，因此这颗芯片的总容量就是256mbit（32mb）。
内存芯片的容量是一般以bit为单位的。可以根据芯片上的标识知道，这个芯片有几个逻辑bank，每个逻辑bank的位宽是多少，每个逻辑bank内有多少单元格（cell），比如64mb和128mb内存条常用的64mbit的芯片就有如下三种结构形式：
16m×4bit=4m×4bit×4banks
8m×8bit=2m×8bit×4banks
4m×16bit=1m×16bit×4banks
存储单元数量=行数×列数（一个l-bank的存储单元数量）×l-bank的数量。芯片逻辑bank位宽目前的工艺水平只能最多做到16位，因此大家看到几乎所有的芯片逻辑bank位宽只可能4/8/16三者之一。以前16mbit的芯片基本采用的单个芯片两个逻辑bank，但是到了64mbit基本就都是4个逻辑bank设计了。
4.2、物理bank
内存系统为了保证cpu正常工作，必须一次传输完cpu在一个传输周期内所需要的数据，而cpu在一个传输周期能接收的数据容量就是cpu数据总线的位宽，这个位宽就称为物理bank的位宽。
本文主要介绍dram的存储原理、存储电容、存储结构等内容。后续会针对sdram和ddr等具体类型进行详细介绍。
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dram包括：sdram、ddrx、sdr、lpddrx、lpsdr、gddr、rldramx（reduced latency dram）、edo dram、fpm dram、mobile dram等等。
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2、dram存储原理
dram的结构大致分为两种：1t1c和3t1c，详见下图。
1t1c（1 transistor -1 capacitor）的大致原理是：当word line选通时，晶体管导通，从而可以从bit line上读取存储在电容上的位信息。
3t1c（3 transistor -1 capacitor）使用三个晶体管作为开关，这样设计的优点是：当读取存储在电容上的位信息时，不会影响电容上的电荷，从而读后不需要对单元进行precharge。但是由于1t1c的结构比3t1c的结构面积节省很多，因此现代dram中常用的还是1t1c结构。
dram的信息是存储在电容当中的，而电容中的电荷会因为漏电流的存在而逐渐漏掉，因此需要不断refresh（刷新），这也是dram称为动态的原因。例如，90nm工艺下，dram的cell单元的电容量是30pf，它的漏电流是1fa，漏光的时间是随着温度的变化而变化的。现在的dram的刷新时间一般是32ms或者64ms。
3、dram存储电容
关于存储电容在现代业界也没有统一，存在两大阵营，分别是堆电容（stacked capacitor）与沟电容（trench capacitor），像三星这样的公司使用前者。因为这两种电容在任何dram中都是存在的而且是需要考虑到的。trench电容是存在于深入到硅下面的，而stacked电容是存在于不同的多晶硅层中间。这两种电容分别有自己的优缺点：
trench电容是深入到硅下面的，相当于从二维到三维的拓展，可以保证在相同的电荷容量下，面积小，成本低，由于其表面平坦更易制造，使它更易集成到逻辑优化工艺技术里。由于深入到硅下面的，在上层的逻辑电路结构形成之前就存在，与上层电路无关，有利于电路优化。
堆电容是在硅表面形成像高层建筑那样的结构，可以有效地利用芯片面积，但工艺复杂，成本较高。关于stacked电容，由于是存在不同的多晶硅层之间的，因此bitline与多晶硅之间也会存在电容，且这种电容属于stacked电容。
沟电容（trench capacitor）的示意如下图所示：
堆电容（stacked capacitor）的示意如下图所示：
平面型、衬底基板深槽型、深槽型、堆叠型、电容器在位线上方堆叠型的具体示意如下图所示：
由于每个bitline上连着很多并联的bitline capacitor，因此存储电容大小远比bitline电容小，大约只有1/10。所以当transistor选通时，存储在存储电容上的电荷传输到bitline时，bitline上的电压变化很小，需要使用差分比较放大器（此差分比较放大器非模拟集成电路中的差放，而是通过跟参考电压作对比）。
dram的行选通和列选通信号将使存储电容与外界间的传输电路导通，从而可进行放电（读取）和充电（写入）。
在高密度的dram中，存储器的单元电容决定了读出信号电压、读出速度、数据保持时间和抗软错误容限。每一个存储单元堆电容或沟电容容量为ff级（一般认为必须大于25ff）。增加单元电容的一个主要策略是增加存储器单元电容器的面积和降低介质薄膜厚度（单位为f：featurelength，f2：feature dimension）。
dram内部结构如下图所示：
4、l-bank&p-bank
4.1、逻辑bank
在芯片的内部，dram的数据是以bit为单位写入一张大的矩阵中，每个单元我们称为cell，只要指定一个行（row），再指定一个列（column），就可以准确地定位到某个cell，这就是内存芯片寻址的基本原理。这个阵列我们就称为内存芯片的bank，也称之为逻辑bank（logical bank）。由于工艺上的原因，这个阵列不可能做得太大，所以一般内存芯片中都是将内存容量分成几个阵列来制造，也就是说内存芯片中存在多个逻辑bank，随着芯片容量的不断增加，逻辑bank数量也在不断增加，目前从32mb到1gb的芯片基本都是4个，只有早期的16mbit和32mbit的芯片采用的还是2个逻辑bank的设计，譬如三星的两种16mb芯片：k4s161622d（512k×16bit×2 bank）和k4s160822dt（1m×8bit×2 bank）。芯片组本身设计时在一个时钟周期内只允许对一个逻辑bank进行操作（实际上芯片的位宽就是逻辑bank的位宽），而不是芯片组对内存芯片内所有逻辑bank同时操作。逻辑bank的地址线是通用的，只要再有一个逻辑bank编号加以区别就可以了（bank0到bank3）。但是这个芯片的位宽决定了一次能从芯片内部读出多少数据，并不是内存芯片里所有单元的数据一次全部能够读出。
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4.2、物理bank
内存系统为了保证cpu正常工作，必须一次传输完cpu在一个传输周期内所需要的数据，而cpu在一个传输周期能接收的数据容量就是cpu数据总线的位宽，这个位宽就称为物理bank的位宽。
本文主要介绍dram的存储原理、存储电容、存储结构等内容。后续会针对sdram和ddr等具体类型进行详细介绍。
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