第三十二讲 可编程逻辑器件及应用
第三十二讲 可编程逻辑器件及应用
第10章 可编程逻辑器件及应用
10.1 概述
10.1.1 pld器件的基本结构
10.1.2 pld器件的分类
10.1.3 pld器件的优点
一、缩短设计周期，降低设计风险
二、高可靠性和可加密性
三、降低了产品生产的总费 10.2 可编程阵列逻辑pal
10.3 通用阵列逻辑gal
10.3.1 gal的结构特点
10.3.2 输出逻辑宏单元（olmc）的结构与输出组态
10.3.3 gal行好地址分配与编程
作业：p333 10.1 10.3
第10章 可编程逻辑器件及应用
10.1 概述
10.1.1 pld器件的基本结构
可编程逻辑器件（简称pld）的基本结构是由与阵列和或阵列、再加上输入缓冲电路和输出电路组成的，其中输入缓冲电路可产生输入变量的原变量和反变量，并提供足够的驱动能力。
10.1.2 pld器件的分类
采用数字电路网络课程powerpoint
prom、pal和gal只有一种阵列可编程，为半场可编程逻辑器件，而pla的与阵列和或阵列均可编程，为全场可编程逻辑器件。
gal，用输出逻辑宏单元（olmc）取代了固定输出电路，使用方便、灵活，应用广泛。
10.1.3 pld器件的优点
一、缩短设计周期，降低设计风险
二、高可靠性和可加密性
三、降低了产品生产的总费
10.2 可编程阵列逻辑pal （采用数字电路网络课程powerpoint教学）
pal器件按其输出电路的结构来分，常用的有四种形式：
1．专用输出结构 或阵列是固定
或门输出接一个同相缓冲器时，输出函数为高电平有效（如：pal10h8），若接一个反相缓冲器时，输出函数为低电平有效（如 pal10l8）。
2．异步i／o输出结构
它的输出电路由一个三态门和一个互补反馈缓冲器组成
3．寄存器输出结构
它在或门输出后面接了一个同步d锁存器，锁存器q端经三态门输出
4．异或一寄存器输出结构
图10.2.5所示为一个异或寄存器输出电路的逻辑图。它是把一组与门分为两个乘积项之和，经异或门后送到d锁存器中，再经三态门输出，同时由端经反馈缓冲器反馈到与阵列。这种结构适用于实现计数器及状态。
10.3 通用阵列逻辑gal
10.3.1 gal的结构特点
gal与pal的区别：
①pal是prom熔丝工艺，为一次编程器件，而gal是工艺，可重复编程；
②pal的输出是固定的，而gal用一个可编程的输出逻辑宏单元（olmc）做为输出电路。
gal比pal更灵活，功能更强，应用更方便，几乎能替代所有的paｌ器件。
10.3.2 输出逻辑宏单元（olmc）的结构与输出组态
（采用数字电路网络课程powerpoint教学）
图10.3.2是gal的一个输出逻辑宏单元的逻辑图。
图10.3.2中的（n）表示olmc的编号（输出引脚号）。
1．结构控制字寄存器
图10.3.3是对olmc编程的结构控制字寄存器，它有82位，两端各有32位为乘积项失效位，中间的 18位为控制字，其中syn和ac0各占一位，同时控制 8个olmc。 ac1（n）和xor（n）各有8位，分别控制8个olmc。
syn：由它决定olmc为时序逻辑电路（d触发器工作）还是组合逻辑电路（d触发器不工作）。当syn＝0时，olmc为时序逻辑电路，此时olmc中的d触发器处于工作状态，能够用它构成时序电路；当syn=1时，olmc中的d触发器处于非工作状态，因此，这时olmc只能是组合逻辑电路。这里要指出一点，当syn＝0时，8个olmc均可构成时序电路，但并不是说8个olmc都必须构成时序电路，可以通过其它控制字，使d触发器不被使用，这样便可以构成组合逻辑输出。但只要有一个olmc需要构成时序逻辑电路时，就必须使syn＝0。
ac0、 ac1（n）：与 syn相配合，用来控制输出逻辑宏单元的输出组态。
2．olmc的5种输出组态
10.3.3 gal的行地址分配与编程
它不是实际器件的编程单元空间分布图，故称为地址映射图。
5．第60行是82位的结构控制字，用于设定olmc的组态和64个乘积项的禁止。6．第 61行只有一位，是加密单元。对该单元编程后，就不能再对编程阵列进行修改和读出数据，从而对设计结果加以保密，避免被仿制。只有当芯片被整体擦除时，加密才能解除。
7．第 63行只有一位，是片擦除位。可使芯片恢复到编程前的原始状态。
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10.1 概述
10.1.1 pld器件的基本结构
10.1.2 pld器件的分类
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一、缩短设计周期，降低设计风险
二、高可靠性和可加密性
三、降低了产品生产的总费 10.2 可编程阵列逻辑pal
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10.3.1 gal的结构特点
10.3.2 输出逻辑宏单元（olmc）的结构与输出组态
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作业：p333 10.1 10.3
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10.1.1 pld器件的基本结构
可编程逻辑器件（简称pld）的基本结构是由与阵列和或阵列、再加上输入缓冲电路和输出电路组成的，其中输入缓冲电路可产生输入变量的原变量和反变量，并提供足够的驱动能力。
10.1.2 pld器件的分类
采用数字电路网络课程powerpoint
prom、pal和gal只有一种阵列可编程，为半场可编程逻辑器件，而pla的与阵列和或阵列均可编程，为全场可编程逻辑器件。
gal，用输出逻辑宏单元（olmc）取代了固定输出电路，使用方便、灵活，应用广泛。
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二、高可靠性和可加密性
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1．专用输出结构 或阵列是固定
或门输出接一个同相缓冲器时，输出函数为高电平有效（如：pal10h8），若接一个反相缓冲器时，输出函数为低电平有效（如 pal10l8）。
2．异步i／o输出结构
它的输出电路由一个三态门和一个互补反馈缓冲器组成
3．寄存器输出结构
它在或门输出后面接了一个同步d锁存器，锁存器q端经三态门输出
4．异或一寄存器输出结构
图10.2.5所示为一个异或寄存器输出电路的逻辑图。它是把一组与门分为两个乘积项之和，经异或门后送到d锁存器中，再经三态门输出，同时由端经反馈缓冲器反馈到与阵列。这种结构适用于实现计数器及状态。
10.3 通用阵列逻辑gal
10.3.1 gal的结构特点
gal与pal的区别：
①pal是prom熔丝工艺，为一次编程器件，而gal是工艺，可重复编程；
②pal的输出是固定的，而gal用一个可编程的输出逻辑宏单元（olmc）做为输出电路。
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图10.3.2是gal的一个输出逻辑宏单元的逻辑图。
图10.3.2中的（n）表示olmc的编号（输出引脚号）。
1．结构控制字寄存器
图10.3.3是对olmc编程的结构控制字寄存器，它有82位，两端各有32位为乘积项失效位，中间的 18位为控制字，其中syn和ac0各占一位，同时控制 8个olmc。 ac1（n）和xor（n）各有8位，分别控制8个olmc。
syn：由它决定olmc为时序逻辑电路（d触发器工作）还是组合逻辑电路（d触发器不工作）。当syn＝0时，olmc为时序逻辑电路，此时olmc中的d触发器处于工作状态，能够用它构成时序电路；当syn=1时，olmc中的d触发器处于非工作状态，因此，这时olmc只能是组合逻辑电路。这里要指出一点，当syn＝0时，8个olmc均可构成时序电路，但并不是说8个olmc都必须构成时序电路，可以通过其它控制字，使d触发器不被使用，这样便可以构成组合逻辑输出。但只要有一个olmc需要构成时序逻辑电路时，就必须使syn＝0。
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