FPGA的设计基础之Verilog语言
硬件描述语言(hdl)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化(以下简称为eda)工具逐层进行仿真验证，再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路（asic）或现场可编程门阵列（fpga）自动布局布线工具把网表转换为具体电路布线结构的实现。
硬件描述语言的发展至今已有近三十年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证 和综合等。最近十多年来，用综合工具把可综合风格的hdl模块自动转换为具体电路发展非常迅速，大大地提高了复杂数字系统的设计生产率。在美国和日本等先进电子工业国，verilog语言已成为设计数字系统的基础。
verilog hdl是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。据有关文献报道，目前在美国使用verilog hdl进行设计的工程师大约有10多万人，全美国有200多所大学教授用 verilog 硬件描述语言的设计方法。在我国***地区几乎所有著名大学的电子和计算机工程系都讲授verilog有关的课程。
verilog hdl是在1983年，由gda(gateway design automation)公司的phil moorby首创的。phil moorby后来成为verilog-xl的主要设计者和cadence公司(cadence design system)的第一个合伙人。在1984-1985年，moorby设计出了第一个名为verilog-xl的仿真器，1986年，他对verilog hdl的发展又作出了另一个巨大贡献：即提出了用于快速门级仿真的xl算法。
verilog hdl和vhdl都是用于逻辑设计的硬件描述语言，并且都已成为ieee标准。vhdl是在1987年成为ieee标准，verilog hdl则在1995年才正式成为ieee标准。之所以vhdl比verilog hdl早成为ieee标准，这是因为vhdl是由美国军方组织开发的，而verilog hdl 则是从一个普通的民间公司的私有财产转化而来，基于verilog hdl的优越性，才成为的ieee标准，因而有更强的生命力。
vhdl 其英文全名为vhsic hardware description language,而vhsic则是very high speed integerated circuit的缩写词，意为甚高速集成电路,故vhdl其准确的中文译名为甚高速集成电路的硬件描述语言。
verilog适合系统级(system)、算法级(alogrithem)、寄存器传输级(rtl)、逻辑级(logic)、门级(gate)、电路开关级(switch)设计，而systemverilog是verilog语言的扩展和延伸，更适用于可重用的可综合ip和可重用的验证用ip设计，以及特大型（千万门级以上）基于ip的系统级设计和验证。
采用verilog 输入法最大的优点是其与工艺无关性。这使得工程师在功能设计、逻辑验证阶段，可以不必过多考虑门级及工艺实现的具体细节，只需要利用系统设计时对芯片的要求，施加不同的约束条件，即可设计出实际电路。实际上这是利用了计算机的巨大能力在eda工具的帮助下，把逻辑验证与具体工艺库匹配、布线及时延计算分成不同的阶段来实现从而减轻了人们的繁琐劳动。
verilog 是在1983年由gateway公司首先开发成功的，经过诸多改进，于1995年11月正式被批准为verilog ieee1364-1995标准，2001年3月在原标准的基础上经过改进和补充又推出verilog ieee1364-2001新标准。2005年10月又推出了verilog语言的扩展，即systemverilog （ieee 1800-2005 标准）语言，这使得verilog语言在综合、仿真验证和ip模块重用等性能方面都有大幅度的提高，更加拓宽了verilog的发展前景。
verilog hdl的标准化大大加快了verilog hdl的推广和发展。由于verilog hdl设计方法的与工艺无关性，因而大大提高了verilog模型的可重用性。
我们把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的verilog hdl模型称之为“软核”(soft core)。而把由软核构成的器件称为虚拟器件,在新电路的研制过程中，软核和虚拟器件可以很容易地借助eda综合工具与其它外部逻辑结合为一体。这样，软核和虚拟器件的重用性就可大大缩短设计周期，加快了复杂电路的设计。
我们把在某一种现场可编程门阵列（fpga）器件上实现的，经验证是正确的总门数在5000门以上电路结构编码文件，称之为“固核”。我们把在某一种专用集成电路工艺的（asic）器件上实现的经验证是正确的总门数在5000门以上的电路结构版图掩膜，称之为“硬核”。
从底向上的设计在某种意义上讲可以看作上述top_down设计的逆过程。虽然设计也是从系统级开始，即从设计树的树根开始对设计进行逐次划分，但划分时首先考虑的是单元是否存在，即设计划分过程必须从已经存在的基本单元出发，设计树最末枝上的单元要么是已经制造出的单元，要么是其它项目已开发好的单元或者是可外购得到的单元。
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verilog hdl是在1983年，由gda(gateway design automation)公司的phil moorby首创的。phil moorby后来成为verilog-xl的主要设计者和cadence公司(cadence design system)的第一个合伙人。在1984-1985年，moorby设计出了第一个名为verilog-xl的仿真器，1986年，他对verilog hdl的发展又作出了另一个巨大贡献：即提出了用于快速门级仿真的xl算法。
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vhdl 其英文全名为vhsic hardware description language,而vhsic则是very high speed integerated circuit的缩写词，意为甚高速集成电路,故vhdl其准确的中文译名为甚高速集成电路的硬件描述语言。
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