三人表决器：VHDL源代码
--三人表决器(三种不同的描述方式) vhdl
-- three-input majority voter
-- the entity declaration is followed by three alternative architectures which achieve the same functionality in different ways.
entity maj is
port(a,b,c : in bit; m : out bit);
end maj;
--dataflow style architecture
architecture concurrent of maj is
begin
--selected signal assignment statement (concurrent)
with a&b&c select
m <= '1' when 110|101|011|111,'0' when others;
end concurrent;
--structural style architecture
architecture structure of maj is
--declare components used in architecture
component and2 port(in1, in2 : in bit; out1 : out bit);
end component;
component or3 port(in1, in2, in3 : in bit; out1 : out bit);
end component;
--declare local signals
signal w1, w2, w3 : bit;
begin
--component instantiation statements.
--ports of component are mapped to signals
--within architecture by position.
gate1 : and2 port map (a, b, w1);
gate2 : and2 port map (b, c, w2);
gate3 : and2 port map (a, c, w3);
gate4 : or3 port map (w1, w2, w3, m);
end structure;
--behavioural style architecture using a look-up table
architecture using_table of maj is
begin
process(a,b,c)
constant lookuptable : bit_vector(0 to 7) := 00010111;
variable index : natural;
begin
index := 0; --index must be cleared each time process executes
if a = '1' then index := index 1; end if;
if b = '1' then index := index 2; end if;
if c = '1' then index := index 4; end if;
m <= lookuptable(index);
end process;
end using_table;
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port(a,b,c : in bit; m : out bit);
end maj;
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begin
--selected signal assignment statement (concurrent)
with a&b&c select
m <= '1' when 110|101|011|111,'0' when others;
end concurrent;
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--declare components used in architecture
component and2 port(in1, in2 : in bit; out1 : out bit);
end component;
component or3 port(in1, in2, in3 : in bit; out1 : out bit);
end component;
--declare local signals
signal w1, w2, w3 : bit;
begin
--component instantiation statements.
--ports of component are mapped to signals
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gate2 : and2 port map (b, c, w2);
gate3 : and2 port map (a, c, w3);
gate4 : or3 port map (w1, w2, w3, m);
end structure;
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begin
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begin
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if b = '1' then index := index 2; end if;
if c = '1' then index := index 4; end if;
m <= lookuptable(index);
end process;
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