如何在SPICE仿真工具中预测VDS开关尖峰呢？
高vds尖峰可能会导致mosfet雪崩，进而导致器件性能下降和可靠性问题···
电源行业的主要目标之一是为数据中心和5g等应用中的电源设备带来更高的电源转换效率和功率密度。与具有单独驱动器ic的传统分立mosfet相比，将驱动器电路和功率mosfet(称为drmos)集成到ic中可提高功率密度和效率。
此外，drmos的倒装芯片技术通过缩短响应时间和减小芯片与封装之间的电感，进一步优化了稳压器的性能(图1)。
图1 这是传统接合线和倒装芯片技术之间的比较。资料来源：monolithic power systems
然而，基板和pcb上的寄生电感会对漏-源极电压(vds)尖峰产生重大影响，这是由于寄生电感与mosfet输出电容(coss)之间的谐振造成的。高vds尖峰可能会导致mosfet雪崩，进而导致器件性能下降和可靠性问题。为了防止mosfet发生雪崩击穿，有多种方法可以减轻电压应力。
第一种方法是在drmos上应用更高电压的双扩散mosfet(dmos)工艺。如果在功率mosfet设计中采用此工艺，由于同一空间内并联dmos的数量减少，drmos的导通电阻(rds(on))会更高。
第二种方法是使用缓冲电路来抑制电压尖峰。然而，这种方法会导致缓冲电路产生额外的损耗。此外，添加缓冲电路可能无法有效降低mosfet的vds尖峰，因为引起谐振行为的杂散电感主要集成在drmos的封装中。
当尝试提高稳压器效率并减少mosfet的电压尖峰时，上述权衡的方法可能会导致难以量化和优化寄生电感对pcb和基板的影响。
本文将首先讨论寄生电感的建模。接下来，在spice仿真工具中应用等效寄生电路模型来预测vds开关尖峰。实验结果将用于验证寄生模型的可行性。
drmos上的寄生电感建模
为了模拟寄生电感，我们构建了drmos和pcb的3d结构以进行仿真分析(图2)。材料、堆叠信息和pcb以及封装层厚度等参数对于建模准确性至关重要。
图2 drmos和pcb的3d建模结构可用于获取寄生电感。资料来源：monolithic power systems
对pcb和drmos进行3d建模后，可以通过ansys q3d提取器对寄生电感行表征和获取。由于本文重点关注mosfet的vds尖峰，因此主要的仿真设置是电源网络和驱动器网络上的寄生参数。
当考虑从q3d提取器获得的寄生分量时，可以在不同频率条件下选择寄生电感矩阵(包括drmos上每个网络的自项和互项)。由于高侧mosfet(hs-fet)和低侧mosfet(ls-fet)上的vds谐振频率在300mhz至500mhz之间，因此采用300mhz条件下的寄生电感矩阵进行进一步的行为模型仿真。
spice上的行为模型仿真
从q3d导出等效寄生元件模型后，pcb上不同类型去耦电容的影响将被考虑在内。由于在多层陶瓷电容器(mlcc)上施加直流电压后电容会衰减，因此必须考虑每个mlcc在特定直流电压偏置条件下的等效电路。每个考虑因素都应基于mlcc的工作电压。图3显示了spice上行为模型仿真的电路配置。
图3 可以使用行为模型仿真来配置电路。资料来源：monolithic power systems
表1显示了基于图3所示原理图的仿真和测量条件。
表1 数据为实验测试台的结果。资料来源：monolithic power systems
优化寄生电感
要在不影响效率的情况下抑制vds尖峰，优化pcb和封装上的寄生电感至关重要。借助先进的封装技术，可以将输入电容器集成在封装中，以缩短去耦路径(图4)。在封装内并联嵌入式电容可以有效降低drmos上的等效寄生电感。
图4 具有嵌入式电容器的3d drmos结构优化了vds尖峰。资料来源：monolithic power systems
表2显示了在drmos上使用不同去耦电容器配置时的等效寄生电感和vds尖峰。
表2 显示了不同电容器配置下的等效寄生电感和vds尖峰。资料来源：monolithic power systems
如表2中的仿真结果所示，不仅等效寄生电感降低，而且mosfet上的vds尖峰也得到抑制。此外，由于mlcc的低esr特性，嵌入式输入电容器不会产生额外的功率损耗。因此，可以添加不同的嵌入式输入电容器来减少drmos应用中的寄生电感。
带有嵌入式电容器的drmos
本文解释了寄生电感对vds开关尖峰的影响，以及防止vds开关尖峰导致mosfet雪崩击穿的几种方法。为了量化寄生电感对vds开关尖峰的影响，首先引入了寄生电感建模，然后提出了spice上的行为建模。
通过spice获得的结果与mp87000-l等drmos解决方案的实验结果非常吻合，这意味着该行为模型可以准确预测mosfet上发生雪崩击穿的风险。
为了有效抑制vds尖峰而不需要任何权衡取舍，在封装中引入了嵌入式电容器。行为模型仿真证实，这些电容器可以降低等效寄生电感，从而降低vds尖峰，而不会产生额外损耗。
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电源行业的主要目标之一是为数据中心和5g等应用中的电源设备带来更高的电源转换效率和功率密度。与具有单独驱动器ic的传统分立mosfet相比，将驱动器电路和功率mosfet(称为drmos)集成到ic中可提高功率密度和效率。
此外，drmos的倒装芯片技术通过缩短响应时间和减小芯片与封装之间的电感，进一步优化了稳压器的性能(图1)。
图1 这是传统接合线和倒装芯片技术之间的比较。资料来源：monolithic power systems
然而，基板和pcb上的寄生电感会对漏-源极电压(vds)尖峰产生重大影响，这是由于寄生电感与mosfet输出电容(coss)之间的谐振造成的。高vds尖峰可能会导致mosfet雪崩，进而导致器件性能下降和可靠性问题。为了防止mosfet发生雪崩击穿，有多种方法可以减轻电压应力。
第一种方法是在drmos上应用更高电压的双扩散mosfet(dmos)工艺。如果在功率mosfet设计中采用此工艺，由于同一空间内并联dmos的数量减少，drmos的导通电阻(rds(on))会更高。
第二种方法是使用缓冲电路来抑制电压尖峰。然而，这种方法会导致缓冲电路产生额外的损耗。此外，添加缓冲电路可能无法有效降低mosfet的vds尖峰，因为引起谐振行为的杂散电感主要集成在drmos的封装中。
当尝试提高稳压器效率并减少mosfet的电压尖峰时，上述权衡的方法可能会导致难以量化和优化寄生电感对pcb和基板的影响。
本文将首先讨论寄生电感的建模。接下来，在spice仿真工具中应用等效寄生电路模型来预测vds开关尖峰。实验结果将用于验证寄生模型的可行性。
drmos上的寄生电感建模
为了模拟寄生电感，我们构建了drmos和pcb的3d结构以进行仿真分析(图2)。材料、堆叠信息和pcb以及封装层厚度等参数对于建模准确性至关重要。
图2 drmos和pcb的3d建模结构可用于获取寄生电感。资料来源：monolithic power systems
对pcb和drmos进行3d建模后，可以通过ansys q3d提取器对寄生电感行表征和获取。由于本文重点关注mosfet的vds尖峰，因此主要的仿真设置是电源网络和驱动器网络上的寄生参数。
当考虑从q3d提取器获得的寄生分量时，可以在不同频率条件下选择寄生电感矩阵(包括drmos上每个网络的自项和互项)。由于高侧mosfet(hs-fet)和低侧mosfet(ls-fet)上的vds谐振频率在300mhz至500mhz之间，因此采用300mhz条件下的寄生电感矩阵进行进一步的行为模型仿真。
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从q3d导出等效寄生元件模型后，pcb上不同类型去耦电容的影响将被考虑在内。由于在多层陶瓷电容器(mlcc)上施加直流电压后电容会衰减，因此必须考虑每个mlcc在特定直流电压偏置条件下的等效电路。每个考虑因素都应基于mlcc的工作电压。图3显示了spice上行为模型仿真的电路配置。
图3 可以使用行为模型仿真来配置电路。资料来源：monolithic power systems
表1显示了基于图3所示原理图的仿真和测量条件。
表1 数据为实验测试台的结果。资料来源：monolithic power systems
优化寄生电感
要在不影响效率的情况下抑制vds尖峰，优化pcb和封装上的寄生电感至关重要。借助先进的封装技术，可以将输入电容器集成在封装中，以缩短去耦路径(图4)。在封装内并联嵌入式电容可以有效降低drmos上的等效寄生电感。
图4 具有嵌入式电容器的3d drmos结构优化了vds尖峰。资料来源：monolithic power systems
表2显示了在drmos上使用不同去耦电容器配置时的等效寄生电感和vds尖峰。
表2 显示了不同电容器配置下的等效寄生电感和vds尖峰。资料来源：monolithic power systems
如表2中的仿真结果所示，不仅等效寄生电感降低，而且mosfet上的vds尖峰也得到抑制。此外，由于mlcc的低esr特性，嵌入式输入电容器不会产生额外的功率损耗。因此，可以添加不同的嵌入式输入电容器来减少drmos应用中的寄生电感。
带有嵌入式电容器的drmos
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