单芯片直接数字频率合成与模拟PLL的比较
作者：jim surber and leo mchugh
新的集成完整dds产品为敏捷频率合成应用提供了一种有吸引力的模拟pll替代方案。长期以来，直接数字频率合成 （dds） 一直被认为是生成高精度、频率捷变（宽范围内可快速变化的频率）、低失真输出波形的卓越技术。dds架构（图1）采用精密相位累加器和数字信号处理技术来生成数字正弦波表示，该表示以高度稳定的参考时钟为参考。然后将数字正弦波数据施加到高速数模转换器（dac），以产生相应的模拟正弦波输出信号。
图1.基本完整dds系统框图。
dds系统的一个主要优点是，可以在数字处理器控制下精确快速地控制其输出频率和相位。其他固有的dds属性包括能够以极精细的频率和相位分辨率进行调谐（频率控制在毫赫兹（mhz）范围内，相位控制1 ms。基于 c-dds 的频率合成器切换时间仅受 dds 数字处理延迟限制;ad9850的最小输出频率开关时间为43 ns。
调谐范围： 关键反馈环路带宽和输入参考频率关系决定了典型模拟pll电路的稳定（可用）频率范围。基于 c-dds 的频率合成器不受此类环路滤波器稳定性问题的影响，并且在整个奈奎斯特范围（<时钟速率的 1/2）内可调谐。
相位噪声： 由于分频，基于c-dds的解决方案在输出相位噪声方面比模拟pll频率合成器具有明显的优势。c-dds频率合成器的输出相位噪声实际上优于其参考时钟源，而基于模拟pll的频率合成器的缺点是实际上会增加其参考频率中的相位噪声。
电路板空间要求： 高度集成的ad98x0 c-dds器件采用非常小的表面贴装封装，与大多数高质量等效带宽分立pll频率合成器方案相比，不需要更多的电路板空间。
成本： 打破现有的dds价格障碍，基于c-dds的解决方案在大批量应用中具有竞争力，具有带宽等效的基于pll的分立式频率合成器解决方案。
功耗： c-dds频率合成器的功耗比早期的分立dds解决方案低得多。例如，ad9850在3.3 v时，采用100 mhz参考时钟产生40 mhz信号时功耗为155 mw。这与同类分立式模拟pll电路相比具有竞争力。
实施复杂性： 完整的dds解决方案，包括信号dac，意味着系统设计变得容易。不再需要实现dds解决方案所需的rf设计专业知识;困难的部分已经完成。用于控制的简单数字指令集可最大程度地降低支持硬件的复杂性。数字系统设计取代了基于pll的模拟频率合成器解决方案所需的模拟密集型系统设计，以解决类似问题。
图3.ad9850 125 mhz c-dds框图
交流性能是选择频率合成器时的一个重要考虑因素。c-dds频率合成器系统的失真性能受其信号dac的限制;ad98x0器件在cmos dac性能方面树立了新的基准。其板载 10 位 dac 内核针对宽输出带宽上的高 sfdr 进行了深入优化，本身就是技术突破（请参阅本期第 7-9 页）。图4和图5显示了ad9850输出的宽带频谱图，该输出频率采用125 mhz参考时钟产生5 mhz和40 mhz输出频率。在62.5 mhz奈奎斯特带宽（参考时钟速率的1/2）下，ad9850输出的sfdr分别为62.8 db和55.2 db。这种动态性能以前只能通过耗散几瓦的昂贵双极性dac来实现。
图4.ad9850宽带频谱图，功耗为5 mhz（时钟为125 mhz）。
在其他应用中，其中许多应用以基于模拟pll的频率合成器解决方案为主，窄带性能是一个重要的考虑因素。在窄带应用中，c-dds频率合成器输出的杂散性能在很大程度上取决于dds的数字截断电平，而不是dac的性能。图6显示了ad9830在4.16 mhz a时的窄带图外和一个 50 mhz 时钟。sfdr在基波的±5 khz窗口内大于79 db。
图6.ad9830窄带频谱图4.1 mhz aout（50 mhz时钟）。
ad9850和ad9830均采用非常简单的负载方案，以实现用户友好的操作。它们只需要一个数据时钟和数据/地址总线来控制输出频率和相位，并启用休眠模式。除了输出滤波的特定要求外，不需要模拟密集型系统设计。ad9850还有一个有用的附加特性：集成高速比较器。dac的滤波输出可施加到该比较器，以产生方波输出而不是正弦波，从而便于将该器件用作频率捷变时钟发生器。两款器件均提供pc兼容评估板，便于对合成系统进行台架测试。
快速输出跳频、数字控制、低输出失真和高调谐分辨率的组合使 complete-dds 解决方案成为模拟 pll 频率合成器的可行替代方案。ad9830和ad9850在cmos dac和dds技术方面的突破值得认真考虑任何频率合成器要求。
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图1.基本完整dds系统框图。
dds系统的一个主要优点是，可以在数字处理器控制下精确快速地控制其输出频率和相位。其他固有的dds属性包括能够以极精细的频率和相位分辨率进行调谐（频率控制在毫赫兹（mhz）范围内，相位控制1 ms。基于 c-dds 的频率合成器切换时间仅受 dds 数字处理延迟限制;ad9850的最小输出频率开关时间为43 ns。
调谐范围： 关键反馈环路带宽和输入参考频率关系决定了典型模拟pll电路的稳定（可用）频率范围。基于 c-dds 的频率合成器不受此类环路滤波器稳定性问题的影响，并且在整个奈奎斯特范围（<时钟速率的 1/2）内可调谐。
相位噪声： 由于分频，基于c-dds的解决方案在输出相位噪声方面比模拟pll频率合成器具有明显的优势。c-dds频率合成器的输出相位噪声实际上优于其参考时钟源，而基于模拟pll的频率合成器的缺点是实际上会增加其参考频率中的相位噪声。
电路板空间要求： 高度集成的ad98x0 c-dds器件采用非常小的表面贴装封装，与大多数高质量等效带宽分立pll频率合成器方案相比，不需要更多的电路板空间。
成本： 打破现有的dds价格障碍，基于c-dds的解决方案在大批量应用中具有竞争力，具有带宽等效的基于pll的分立式频率合成器解决方案。
功耗： c-dds频率合成器的功耗比早期的分立dds解决方案低得多。例如，ad9850在3.3 v时，采用100 mhz参考时钟产生40 mhz信号时功耗为155 mw。这与同类分立式模拟pll电路相比具有竞争力。
实施复杂性： 完整的dds解决方案，包括信号dac，意味着系统设计变得容易。不再需要实现dds解决方案所需的rf设计专业知识;困难的部分已经完成。用于控制的简单数字指令集可最大程度地降低支持硬件的复杂性。数字系统设计取代了基于pll的模拟频率合成器解决方案所需的模拟密集型系统设计，以解决类似问题。
图3.ad9850 125 mhz c-dds框图
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图4.ad9850宽带频谱图，功耗为5 mhz（时钟为125 mhz）。
在其他应用中，其中许多应用以基于模拟pll的频率合成器解决方案为主，窄带性能是一个重要的考虑因素。在窄带应用中，c-dds频率合成器输出的杂散性能在很大程度上取决于dds的数字截断电平，而不是dac的性能。图6显示了ad9830在4.16 mhz a时的窄带图外和一个 50 mhz 时钟。sfdr在基波的±5 khz窗口内大于79 db。
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ad9850和ad9830均采用非常简单的负载方案，以实现用户友好的操作。它们只需要一个数据时钟和数据/地址总线来控制输出频率和相位，并启用休眠模式。除了输出滤波的特定要求外，不需要模拟密集型系统设计。ad9850还有一个有用的附加特性：集成高速比较器。dac的滤波输出可施加到该比较器，以产生方波输出而不是正弦波，从而便于将该器件用作频率捷变时钟发生器。两款器件均提供pc兼容评估板，便于对合成系统进行台架测试。
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