基于SelectIO的高速ADC时序实现

基于selectio的高速adc时序实现引言本文通过以高速ads42lb69芯片为例进行实战，利用selectio ip快速快速高效完成驱动的生成。关于selectio ip的使用，可以参考。
ads42lb69 芯片简介 ads42lb49和ads42lb69是高线性度、双通道、14 和 16 位 250msps 模式转换器 (adc) 系列，支持 ddr 和 qdr lvds 输出接口。已缓冲模拟输入在大大减少采样保持毛刺脉冲能量的同时，在宽频率范围内提供统一的输入阻抗。采样时钟分频器可实现更灵活的系统时钟架构设计。ads42lbx9 以低功耗在宽输入频率范围内提供出色的无杂散动态范围 (sfdr)。
ads42lb69功能框图双通道 14 和 16 位分辨率最大时钟速率：250msps 支持高阻抗输入的模拟输入缓冲器支持 1 分频，2 分频和 4 分频的灵活输入时钟缓冲器 2vpp 和 2.5vpp 差分满量程输入（spi 可编程）双倍数据速率 (ddr)或四倍数据速率 (qdr)低压差分信令 (lvds)接口功耗：820mw/通道间隙抖动：85 fs 通道隔离：100db 参数配置用户可以根据自己的需求将数据接口通过spi配置成qdr或ddr接口。在进行数据验证时，也可以使用测试模式，对收发数据进行验证以保证系统的正确性。另外，还可以对输入时钟进行延时调节或者通过selectio的delay、delayctrl功能对时钟信号进行微调，以满足时序要求。此方面不是本文重点，不做展开，更多内容参考官方data sheet。
spi时序引脚从下图可以看到，数据接口引脚采用1.8v供电，故数据接口为差分1.8v。
数据端口信号接口时序下图为ads42lb69的ddr模式时序图，从图中可以看出有1对时钟接口，两个8对数据接口（da与db），每对数据接口分别在时钟的上升沿与下降沿采样，经过一个时钟周期可以捕获16位数据。
ads42lb69的ddr模式时序图 selectio gui配置根据以上对ads42lb69的了解，就可以轻松的配置selectio ip的gui界面了。
首先时钟接口与数据接口都是input，该时钟信号与rf模块时钟必须保持同源，以保证系统的相参性。由于ads42lb69采用ddr模式，且所有数据引脚都是并行，所以不选择串并转换器serdes。
data bus setup界面由于数据时钟来源于ads42lb69引脚，故选择外部时钟，而非fpga内部时钟。
clock setup界面在实际处理高速数据时，往往存在由于布局布线导致的数据引脚之间的延时不相同，可以通过在每个数据引脚添加idelay、delayctrl模块对齐进行微调。或者，存在数据引脚与时钟引脚之间不对齐，通常对时钟引脚添加idelay、delayctrl模块对其进行微调。
data and clock delay界面 ip生成之后，通过右击选择open ip example design进行仿真以加强理解，在线debug调试延时模块，以达到设计要求。