FPGA中时钟的用法
生成时钟包括自动生成时钟（又称为自动衍生时钟）和用户生成时钟。自动生成时钟通常由pll或mmcm生成，也可以由具有分频功能的时钟缓冲器生成如7系列fpga中的bufr、ultrascale系列fpga中的bufgce_div/bufg_gt以及versal中的mbufg/bufg_gt等。对于这类时钟，vivado会自动创建时钟，并不需要用户手工通过create_generated_clock创建。
案例1：单端时钟
这是比较典型的场景，如下图所示：时钟由全局时钟管脚进入经ibuf驱动mmcm以及bufg。此时只用在输入时钟管脚处（图中红色椭圆标记）创建时钟即可，mmcm生成时钟如图中端口clkout0，vivado会自动创建。注意主时钟的位置在sysclk对应的全局时钟管脚处，不是mmcm的输出端口，也不是bufg的输出端口。
案例2：差分时钟
如下图所示，差分时钟转单端驱动mmcm，这里主时钟为clk_pin_p（图中红色方框所示），因此只用对该端口施加create_clock命令。
使用create_clock时，对于差分时钟，施加对象为差分的p端而不是n端，同时只用对p端使用该命令，如下图所示。
有了上述约束，工具就会自动推断出mmcm生成时钟，这可通过report_clocks命令查看并验证，如下图所示（需要打开综合后的网表）。
案例3：7系列fpga中高速收发器的txoutclk/rxoutclk
如下图所示，7系列fpga中高速收发器的txoutclk，输出端口接bufg。这时要在txoutclk处施加命令create_clock，因此，要用get_pins而不是get_ports。
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这是比较典型的场景，如下图所示：时钟由全局时钟管脚进入经ibuf驱动mmcm以及bufg。此时只用在输入时钟管脚处（图中红色椭圆标记）创建时钟即可，mmcm生成时钟如图中端口clkout0，vivado会自动创建。注意主时钟的位置在sysclk对应的全局时钟管脚处，不是mmcm的输出端口，也不是bufg的输出端口。
案例2：差分时钟
如下图所示，差分时钟转单端驱动mmcm，这里主时钟为clk_pin_p（图中红色方框所示），因此只用对该端口施加create_clock命令。
使用create_clock时，对于差分时钟，施加对象为差分的p端而不是n端，同时只用对p端使用该命令，如下图所示。
有了上述约束，工具就会自动推断出mmcm生成时钟，这可通过report_clocks命令查看并验证，如下图所示（需要打开综合后的网表）。
案例3：7系列fpga中高速收发器的txoutclk/rxoutclk
如下图所示，7系列fpga中高速收发器的txoutclk，输出端口接bufg。这时要在txoutclk处施加命令create_clock，因此，要用get_pins而不是get_ports。
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