UltraScale架构DDR4 SDRAM接口的秘密
作者：steve leibson, 赛灵思战略营销与业务规划总监
adrian cosoroaba和terry magee在本月memcon上给出了关于ddr4 sdram接口的详细展示，该演示应用于赛灵思ultrascale all programmable fpga上。接口设计将ddr sdram提升至2400mbps甚至以上，同时降低接口功耗。为了达到这个目标，赛灵思的工程师们必须将ddr4接口问题放在首位。除了设计将ddr4兼容ultrascale i/o phy，他们从头设计了ddr4 i/o phy，然后扩展它的性能并支持其他i/o的需求。结果：基本的13位可编程字节通道，这首先是一个ddr4 phy。
如果你来自soc的世界，也许不太明白为什么赛灵思需要选择这样做。因为当有成千上万甚至百万个逻辑单元和触发器、几兆的块ram和数千个dsp片时，由于物理封装的限制只有数百个i/o管脚，所以，i/o管脚是稀缺资源。所以，i/o管脚必须可编程且足够灵活，可覆盖任何可能的i/o使用范围，从ddr4-2400 sdram驱动库到使led闪烁以及其他更多的事情。这就是赛灵思为何如此做的原因。对于ultrascale架构的fpga来说，我们首先实现了i/o设计的难点——ddr4 phy，然后再添加一些简单的。
结果非常明显，i/o字节通道架构看来如此：
ultrascale fpga i/o字节通道架构
逻辑上下一个问题也许是：“为什么13位？”简单的答案是，两个这样的库涵盖26位，这是ddr4 命令和地址行要求的。数据行、频闪和预选要求每个字节各另外添加11位，这符合新的13位ultrascale i/o库。. qdr和rl3 dram要求12个i/o行（9个数据行和2个时钟），这也符合13位块结构。任何余下的关键都可编程另作他用。
ultrascale fpga的52管脚i/o库封装4个13位字节通道以及两个pll和一个时钟模块，看似如此：
一个ultrascale 52管脚io库
两个pll允许你将个库分开，这样就能在你的设计里为两个完全不同的目标服务。
关于更多的信息，你可在这里下载memcon演讲的pdf
关于赛灵思ultrascale all programmable fpga更多的信息，点击这里。
你也许也想观看adrian的关于该话题的视频，该视频展示了一款驱动ddr4-2400 sdram的以2500mbps运行的ultrascale fpga。见“ready for ddr4-2400? need the bandwidth? need the lower power consumption? watch this 8-minute video”，或者开始下面的视频。
原文链接：
? copyright 2014 xilinx inc.
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