超高速10位CMOS D/A转换器AD9751的原理、特点及应用设计
1、 概述
ad9751是一个双输入端口的超高速10位cmos dac。它内含一个高性能的10位d/a内核、一个基准电压和一个数字接口电路。当ad9751工作于300msps时，仍可保持优异的交流和直流特性。
ad9751 的数字接口包括两个缓冲锁存器以及控制逻辑。当输入时钟占空比不为50%时，可以使用内部频率锁相环电路（pll）。此时，频率锁相环电路将以两倍于外部应用时钟的速度来驱动dac锁存器，并可从两个输入数据通道上交替传输数据信号。其输出传输数据率是单个输入通道数据率的两倍。当输入时钟的占空比为 50%或者对于时钟抖动较为敏感时，该锁相环可能失效，此时芯片内的时钟倍增器将启动。因而当锁相环失效时，可使用时钟倍增器，或者在外部提供2倍时钟并在内部进行2分频。
clk输入端（clk+clk-）能以差分方式或者单端方式驱动，这时信号压摆率可低至1v的峰峰值。由于ad9751采用分段电流源结构，因而可运用适当的开关技术去减小干扰，以使动态精度达到最了。其差分电源输出可支持单端或差分应用。每个差分输出端均可提供从2ma～20ma的标称满量程电流。
ad9751采用选进的低成本的0.35μm的cmos工艺制造。它能在单电源2.7v～3.6v下工作，其功耗小于300mw。
ad9751具有如下主要特点：
为高速txdac+s系列成员之一，且与该系列其它芯片的引脚兼容，可提供10、12和14位的分辨率。 具有超高速的300msps转换速率。 带有双10位锁存和多路复用输入端口。 内含时钟倍增器，可采用差分和单端时钟输入。 功耗低，在2.7v～3.6v的单电源时，其功率低于300mw。片内带有1.20v且具有温度补偿的带隙电压基准。
2、ad9751的引脚功能
ad9751采用48脚lqfp封装，其工作温度范围为-40～+85℃，各主要引脚的功能如下：
iouta（43脚）：差分dac电流输出端； ioutb（42脚）：差分dac电流输出端； refio（39脚）：基准输入/输出端； div0，div1（37，38脚）：pll控制和输入端口模式选择输入脚； fsadj（40脚）：满刻度电流输出调节端； avdd（41脚）：模拟电源电压； acom（44脚）：模拟公共端； dvdd（5，21脚）：数字电源电压； dcom（4，22脚）：数字公共端； pllvdd（47脚）：相位锁存回路电源电压； clkvdd（48脚）：时钟电源电压； clkcom（45脚）：时钟和相位锁存回路公共端； clk+（2脚）：差分时钟输入端； clk-（3脚）：差分时钟输入端； lpf（46脚）：pll的低通滤波器； reset（1脚）：内部时钟分频器清零； pll-lock（6脚）：pll锁定显示器输出； db8-p1/db0-p1（7～16脚）：数据位，db9～db0，端口1； db9-p2/db0-p2（23～32脚）：数据位，db9～db0，端口2。
3 、工作原理
图1 是ad9751的内部原理结构和外围设计电路简化方框图。可以看出：ad9751包括一个能提供高达20ma满量程电流（ioutfs）的pmos电流源阵列。该阵列被分成31个相等电流源并由它们组成5个最大有效位（msb）。接下的4位，或中间位，由15个相等的电流源组成，它们的值为一个最大有效位电流源的1/16，剩下的lsb是中间位电流源的二进制权值的一部分。ad9751采用电流源实现中间位和较低位，而不是用r-2r梯形网络，因而提高了多量程时小信号的动态性能，并且有助于维持dac的高输出阻抗特性（例如100kω）。
ad9751 数模转换器中的模拟和数字部分各有自己独立的供电电源（avdd和dvdd），因而可以独立地在2.7v～3.6v的工作范围内工作。它的数字部分包括边沿触发锁存器和分段译码逻辑电路。而模拟部分则包括pmos电流源及其相关的差分开关，以及1.2v的带隙电压基准和一个基准电压控制放大器。
ad9751的满刻度输出电流由基准控制放大器决定，它通过调节一个外部电位器可使电流在2ma～20ma的范围内变化。而用外部电位器，基准控制放大器和电压基准vrefio可组合设定基准电流iref。ad9751的满刻度电流ioutfs是iref的值的32倍。
4 、应用设计
4. 1 基准电压
ad9751内含一个1.2v的带隙基准电压。使用内部基准时，在引脚refio和acom之间接0.1μf的电容可达到去耦的目的。
外部基准可以提供一个固定的基准电压以提高精度和漂移特性，有时还可以给增益控制提供一个可变的基准电压，从而起到乘法器的作用。因此，也可以使用接于refio端的外部基准。
4.2 锁相环时钟
ad9751 的pll可用来产生用于边沿触发锁存器、多路选择器以及dac所必需的内部同步2倍时钟。pll电路包括一个相位检测器、电荷泵、压控振荡器（vco）、输入数据率范围控制电路、时钟逻辑电路和输入/输出端控制电路。当使用内部pll时，reset接地。而当ad9751处于pll有效模式时，lock作为内部相位检测器的输出。当它被锁定时，该模式下锁定输出为逻辑“1”。
表1给出了当pll有效时，div0和div1在不同状态下的输入时钟频率范围。
当频率锁相环电路的vdd接地时，频率锁相环电路将处于无效状态。此时，外部时钟必须以合适的dac输出更新数据率来驱动clk的输入端。存在于输入端口1和端口2的数据的速率和定时依赖于ad9751是否交替输入数据，或者仅仅响应单端口上的数据。
当pll无效时，div0和div1不再控制pll，但是它们可被用来控制输入多路复用器上的数据输入是交替还是不交替输入。表2给出了在pll无效时，div0和div1在不同组合方式下工作模式。
表2 pll无效时div0，div1不同组合时的输入模式
4.3 模拟输出
ad9751 有两个互补的电流输出端iouta和ioutb，它们可以配置成单端或差分两种工作模式。iouta和ioutb可通过一个负载电阻rload被转换成互补的单端电压输出vouta和voutb。而使差分电压vdiff存在于vouta和voutb之间，同时也可以通过一个变压器或差分放大器来将差分信号转换成单端电压。
4.4 数字接口
ad9751 的数字输入端包括两个通道，每个通道有10个数据输入引脚，同时还有一对差分钟输入引脚。它的10位并行数据输入遵循标准的直接二进制编码形式。db9为最高有效位（msb），db0为最低有效位（lsb）。当所有数据位都为逻辑“1”时，iouta产生满刻度输出电流。当满刻度输出电流在两个输出端作为输入码元的函数被分离时，ioutb产生互补输出。
通过使用一个边沿触发的主从锁存器可以实现数字接口。当pll有效时，或者当使用内部时钟倍增器时，dac输出端在每一个输入时钟周期均被更新两次，其时钟输入速率高达150msps。这使得dac的输出更新率为300msps。虽然转换边沿的位置可能影响数字馈通和失真特性，但是只要满足规定的最小倍数，其建立和保持时间就可以在同一时钟周期内变化。输入数据在占空比为50%的时钟下降沿转变时，可获得最佳的特性。
ad9751 有一个灵活的差分时钟输入端口，采用独立的电源（如clkvdd，clkcom）可以获得最优的抖动特性。两个时钟输入端clk+和clk-可由单端或差分时钟源所驱动。对单端工作来说，clk+应被一个逻辑电源所驱动，而clk-则应当被设置为逻辑电源的门限电压。这可以通过如图2（a）所示的一个电阻分压器/电容网络来实现。而对于不同的工作情况，clk+和clk-都应当通过一个如图2（b）所示的电阻分压网络被偏置到clkvdd/2来完成。
因为ad9751的输出转换速率高达300msps，因此对时钟和数据输入信号的要求很严。减小减摆率和相应的数字电源电压（dvdd）可降低数字馈通和芯片上的数字噪声。
另外，数字信号的路径也应当尽量短，而且应当与运行长度匹配，以避免传播延时的不匹配。在ad9751的数字输入端和驱动器输出端之间插入一个低值电阻（例如20ω到100ω）网络有助于减小在数字输入端的任何超调与上升沿，进而减小数字馈通。对于比较长的线路和更高数据率，采用带状线技术并增加合适的终端电阻可保持“清洁”的数字输入端。
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ad9751是一个双输入端口的超高速10位cmos dac。它内含一个高性能的10位d/a内核、一个基准电压和一个数字接口电路。当ad9751工作于300msps时，仍可保持优异的交流和直流特性。
ad9751 的数字接口包括两个缓冲锁存器以及控制逻辑。当输入时钟占空比不为50%时，可以使用内部频率锁相环电路（pll）。此时，频率锁相环电路将以两倍于外部应用时钟的速度来驱动dac锁存器，并可从两个输入数据通道上交替传输数据信号。其输出传输数据率是单个输入通道数据率的两倍。当输入时钟的占空比为 50%或者对于时钟抖动较为敏感时，该锁相环可能失效，此时芯片内的时钟倍增器将启动。因而当锁相环失效时，可使用时钟倍增器，或者在外部提供2倍时钟并在内部进行2分频。
clk输入端（clk+clk-）能以差分方式或者单端方式驱动，这时信号压摆率可低至1v的峰峰值。由于ad9751采用分段电流源结构，因而可运用适当的开关技术去减小干扰，以使动态精度达到最了。其差分电源输出可支持单端或差分应用。每个差分输出端均可提供从2ma～20ma的标称满量程电流。
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2、ad9751的引脚功能
ad9751采用48脚lqfp封装，其工作温度范围为-40～+85℃，各主要引脚的功能如下：
iouta（43脚）：差分dac电流输出端； ioutb（42脚）：差分dac电流输出端； refio（39脚）：基准输入/输出端； div0，div1（37，38脚）：pll控制和输入端口模式选择输入脚； fsadj（40脚）：满刻度电流输出调节端； avdd（41脚）：模拟电源电压； acom（44脚）：模拟公共端； dvdd（5，21脚）：数字电源电压； dcom（4，22脚）：数字公共端； pllvdd（47脚）：相位锁存回路电源电压； clkvdd（48脚）：时钟电源电压； clkcom（45脚）：时钟和相位锁存回路公共端； clk+（2脚）：差分时钟输入端； clk-（3脚）：差分时钟输入端； lpf（46脚）：pll的低通滤波器； reset（1脚）：内部时钟分频器清零； pll-lock（6脚）：pll锁定显示器输出； db8-p1/db0-p1（7～16脚）：数据位，db9～db0，端口1； db9-p2/db0-p2（23～32脚）：数据位，db9～db0，端口2。
3 、工作原理
图1 是ad9751的内部原理结构和外围设计电路简化方框图。可以看出：ad9751包括一个能提供高达20ma满量程电流（ioutfs）的pmos电流源阵列。该阵列被分成31个相等电流源并由它们组成5个最大有效位（msb）。接下的4位，或中间位，由15个相等的电流源组成，它们的值为一个最大有效位电流源的1/16，剩下的lsb是中间位电流源的二进制权值的一部分。ad9751采用电流源实现中间位和较低位，而不是用r-2r梯形网络，因而提高了多量程时小信号的动态性能，并且有助于维持dac的高输出阻抗特性（例如100kω）。
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4. 1 基准电压
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外部基准可以提供一个固定的基准电压以提高精度和漂移特性，有时还可以给增益控制提供一个可变的基准电压，从而起到乘法器的作用。因此，也可以使用接于refio端的外部基准。
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表1给出了当pll有效时，div0和div1在不同状态下的输入时钟频率范围。
当频率锁相环电路的vdd接地时，频率锁相环电路将处于无效状态。此时，外部时钟必须以合适的dac输出更新数据率来驱动clk的输入端。存在于输入端口1和端口2的数据的速率和定时依赖于ad9751是否交替输入数据，或者仅仅响应单端口上的数据。
当pll无效时，div0和div1不再控制pll，但是它们可被用来控制输入多路复用器上的数据输入是交替还是不交替输入。表2给出了在pll无效时，div0和div1在不同组合方式下工作模式。
表2 pll无效时div0，div1不同组合时的输入模式
4.3 模拟输出
ad9751 有两个互补的电流输出端iouta和ioutb，它们可以配置成单端或差分两种工作模式。iouta和ioutb可通过一个负载电阻rload被转换成互补的单端电压输出vouta和voutb。而使差分电压vdiff存在于vouta和voutb之间，同时也可以通过一个变压器或差分放大器来将差分信号转换成单端电压。
4.4 数字接口
ad9751 的数字输入端包括两个通道，每个通道有10个数据输入引脚，同时还有一对差分钟输入引脚。它的10位并行数据输入遵循标准的直接二进制编码形式。db9为最高有效位（msb），db0为最低有效位（lsb）。当所有数据位都为逻辑“1”时，iouta产生满刻度输出电流。当满刻度输出电流在两个输出端作为输入码元的函数被分离时，ioutb产生互补输出。
通过使用一个边沿触发的主从锁存器可以实现数字接口。当pll有效时，或者当使用内部时钟倍增器时，dac输出端在每一个输入时钟周期均被更新两次，其时钟输入速率高达150msps。这使得dac的输出更新率为300msps。虽然转换边沿的位置可能影响数字馈通和失真特性，但是只要满足规定的最小倍数，其建立和保持时间就可以在同一时钟周期内变化。输入数据在占空比为50%的时钟下降沿转变时，可获得最佳的特性。
ad9751 有一个灵活的差分时钟输入端口，采用独立的电源（如clkvdd，clkcom）可以获得最优的抖动特性。两个时钟输入端clk+和clk-可由单端或差分时钟源所驱动。对单端工作来说，clk+应被一个逻辑电源所驱动，而clk-则应当被设置为逻辑电源的门限电压。这可以通过如图2（a）所示的一个电阻分压器/电容网络来实现。而对于不同的工作情况，clk+和clk-都应当通过一个如图2（b）所示的电阻分压网络被偏置到clkvdd/2来完成。
因为ad9751的输出转换速率高达300msps，因此对时钟和数据输入信号的要求很严。减小减摆率和相应的数字电源电压（dvdd）可降低数字馈通和芯片上的数字噪声。
另外，数字信号的路径也应当尽量短，而且应当与运行长度匹配，以避免传播延时的不匹配。在ad9751的数字输入端和驱动器输出端之间插入一个低值电阻（例如20ω到100ω）网络有助于减小在数字输入端的任何超调与上升沿，进而减小数字馈通。对于比较长的线路和更高数据率，采用带状线技术并增加合适的终端电阻可保持“清洁”的数字输入端。
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