用于雷达和5G无线测试仪的JESD204B时钟生成参考设计

高速多通道应用需要低噪声、可扩展且可进行精确通道间偏差调节的时钟解决方案，以实现最佳系统 snr、sfdr 和 enob。此参考设计使用一个主时钟器件和多个从时钟器件，支持高通道数 jesd204b 同步时钟。此设计可提供多通道 jesd204b 时钟，采用 ti lmk04828 时钟抖动清除器和带有集成式 vco 的 lmx2594 宽带 pll，能够实现低于 10ps 的时钟间偏差。此设计经过 ti adc12dj3200 evm 在 3gsps 环境中检测，具有改善的 snr 性能，通道间偏差低于 50ps。本文对所有重要设计理论都进行了阐释说明，可指导用户完成器件选择流程和设计优化。最后，此设计还包含原理图、板布局、硬件测试和测试结果。
特性
·高频 (gsps) 采样时钟生成
·符合 jesd204b 标准、高通道数、可扩展的时钟解决方案
·适用于射频采样 adc/dac 的低相位噪声时钟
·可配置的相位同步可在多通道系统中实现低偏差
·支持 ti 高速转换器和采集卡（adc12dj3200evm、tsw14j56/tsw14j57）
tida-01023 high channel count jesd204b clock generation reference design for radar and 5g wireless testers board image
tida-01023 high channel count jesd204b clock generation reference design for radar and 5g wireless testers board setup image
tida-01023 high channel count jesd204b clock generation reference design for radar and 5g wireless testers block diagram image

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