关于台积电半导体技术分享
来源：内容来自由半导体行业观察翻译自「semiwiki」，作者：tom dillinger，谢谢。
编者按：每年，台积电都会在全球举办两场大型客户活动——春季台积电技术研讨会和秋季台积电开放式创新平台生态系统论坛。技术研讨会最近在加州圣克拉拉举行，广泛介绍先进半导体和封装技术发展的最新情况。本文简要回顾了半导体工艺演示的要点，后续文章将回顾先进封装的内容。
台积电成立于1987年，自1994年以来一直举办年度技术研讨会，今年是台积电成立25周年（圣克拉拉会议中心普遍强调这一点）。台积电北美总裁兼首席执行官dave keller表示：“第一届硅谷研讨会的与会者不足100人，而现在，出席人数已超过2000人。”
供公司发展总监cheng-ming liu博士介绍了台积电汽车客户的独特需求，特别是在更长的产品生命周期内的持续供应。他表示：
“我们对“旧”的工艺流程的承诺是坚定不移的。我们从未关闭过一家工厂，也从未关闭过一项工艺技术。”
研究与开发/技术开发高级副总裁y.-j.mii博士着重介绍了工艺技术发展的三个时代，如下图所示：
在第一阶段，dennard scaling是指在后续的工艺节点中，将feol线性光刻尺寸按“s”(s < 1)的比率进行微缩，实现电路密度（1 / s^2）的提高（量度为gates / mm^2），下一阶段的重点是材料的改进，而当前阶段的重点是设计—技术的协同优化（马上有更多介绍）。
在随后的研讨会上，集成互连和封装研发副总裁dougyu博士介绍了先进封装技术如何专注于微缩，尽管持续时间较短。 “十多年来，封装还提供了再分布层（rdl）和凸点间距光刻的二维改进。借助我们今天所描述的多芯片、3d垂直堆叠封装技术——特别是台积电的soic产品，我们在电路密度方面取得了巨大的改善。s等于零。或者换句话说，我们实现了无限微缩。（实际上，很容易预见到产品技术将开始使用gates / mm^3进行度量。）
台积电先进工艺技术现状的简要介绍
（一）n7/n7+（7nm/7nm+）
台积电在两年前的研讨会上宣布了n7和n7 +工艺节点。
n7是“基线”的finfet工艺，而n7+通过引入euv光刻技术，为选定的feol层提供了更好的电路密度。设计ip从n7过渡到n7+需要重新部署，以实现1.2倍的逻辑门密度提高。主要亮点包括：
n7正在投产，2019年预计将有100多种新的流片（nto）。
关键ip介绍：112gbps pam4 serdes。
n7+受益于持续的euv输出功率（~280w）和uptime（~85％）的改善。台积电表示：“虽然我们预计功率和uptime会进一步改善，但这些措施足以推动n7 +容量增长。”
台积电专注于减少n7的缺陷密度（d0）。根据台积电的说法，“在初始产量增加后，d0改进斜坡的速度比以前的节点快。”
台积电展示了n7芯片尺寸的分裂：移动客户300 mm^2。
据我所知，台积电还首次表示他们正专门为“大型芯片”追踪d0，并报告说与其他n7产品相比，大型设计相对减少了学习。
n7+将于2009年下半年产量上升，并表现出与n7相当的d0缺陷率。
（二）让5g成为现实
台积电邀请高通首席技术官jim thompson介绍了他对n7的看法——这是一次非常有启发性的演讲：
“n7是5g的推动者，如我们最新的snapdragon855版本所示。”
“具有256个天线单元的5g mimo支持64个同步数字流（simultaneous digital streams），即16个用户每个用户在一部电话上接收4个数据流。”
“天线设计对于5g来说确实非常关键，可以克服路径损耗和信号阻塞。人们正在寻求新的、创新的天线实施方案——归根结底，这只是数学问题，尽管肯定是复杂的数学问题。”
“对于5g的采用率，肯定有很多人持怀疑态度。然而，5g的传输速度比4g快得多。在推出计划中，只有5家运营商和3台oem设备支持4g，大部分在美国和韩国。目前，有超过20家运营商和20多家oem设备专注于5g部署，包括欧洲、中国、日本和东南亚。”
“此外，不要忽视5g在消费类手机以外的应用中的部署，例如无线工厂自动化。与工业机器人的通信需要高带宽、低延迟和极高的可用性。考虑一下5g带来的在无线环境下制造灵活性的机会。”
（三）n6（6nm）
台积电推出了一款新节点产品，名为n6。此节点具有一些非常独特的特性：
与n7兼容的设计规则（例如，57 mm m1 pitch，与n7相同）
与n7兼容的ip模型
为有限的feol层提供euv光刻，“比n7+多1个euv层，充分利用了n7+和n5的学习经验”
更严格的工艺控制，比n7更快的cycle time
同样的eda参考流程、填充算法等，与n7相同
n7设计可以简单地“重新流片”（re-tapeout，rto）到n6，以提高euv掩模光刻的产量
或者，n7设计可以通过使用n6标准单元库（h240）重新部署逻辑块来提交新的流片（nto），该库利用单元之间的“公共pode”（cpode）设备将逻辑块密度提高~18%。
2020年第一季度开始风险生产（图示为13级金属互连堆栈）
尽管设计规则与n7兼容，但n6还引入了一个非常独特的功能“m0路由”。
下图说明了“典型”finfet器件layout，其中m0仅用作局部互连，用于连接multi-fin器件的源极或漏极节点，并在单元内用于连接通用nfet和pfet原理图节点。
我需要更多地思考使用m0作为路由层的机会，台积电表示eda路由器对此功能的支持仍然是合格的。
在我看来，n6是台积电引入“半节点”流程路线图的延续，如下图所示。
半节点工艺既是工程驱动的决策，也是业务驱动的决策，目的是提供低风险的设计迁移路径，为现有n7设计提供一个降低成本的选项，作为一个“mid-life kicker”。
n6的引入也凸显了一个问题，这个问题将变得越来越棘手。集成外部ip的设计的迁移取决于ip提供商的工程和财政资源，以便按照适当的时间表在新节点上开发、发布（在测试站点上）、表征ip并对其进行鉴定。n6提供了在不受外部ip释放约束的情况下引入kicker的机会。
（四）n5（5nm）
工艺节点n5合并了额外的euv光刻，以减少需要大量多重曝光处理的图层的掩模数。
风险生产于19年3月开始，高产量增长将在2020年第二季度台南gigafab 18完成（19年3月完成的第1阶段设备安装）
旨在同时支持移动和高性能计算“平台”客户；高性能应用程序将希望使用新的“超低vt”（elvt）器件
1.5v或1.2v i / o器件支持
计划提供n5p(“plus”)产品，在恒定功率下可提高+7%的性能，或在恒定perf 下比n5降低约15%的功率（n5后一年）
n5将使用高移动性（ge）器件沟道
先进材料工程
除了n5推出高移动性沟道外，台积电还强调了其他材料和器件工程更新：
超高密度mim产品（n5），具有2x ff/um*2和2x插入密度
新型低k介电材料
金属反应离子蚀刻（rie），取代 cu damascene，实现金属间距10k dmips导航处理吞吐量。”
n16ffc，然后是n7
16ffc平台已通过汽车环境应用认证，例如spice和老化模型，基础ip特性，非易失性存储器，接口ip。n7平台将于2020年通过（aec-q100和asil-b）认证。lin博士表示：“汽车客户往往落后消费者采用约2~3年来利用dppm学习，尽管这一间隔正在缩短。我们预计n7汽车将在2021年被广泛采用。”
“台积电射频cmos产品将用于srr、lrr和lidar。16ffc-rf增强型工艺将在2020年2季度符合合汽车平台的要求。”
（二）物联网平台
台积电物联网平台专注于低成本，低（有源）功耗和低泄漏（待机）功耗。物联网业务开发总监simon wang博士提供了以下最新信息：
工艺流程路线图
55ulp, 40ulp (w/rram): 0.75v/0.7v
22ulp, 22ull: 0.6v
12ffc+_ull: 0.5v (目标)
为22ull节点引入新器件：ehvt器件，超低泄漏sram
22ull sram是一种“双vdd rail”设计，具有独立的逻辑（0.6v，svt+hvt）和bitcell vdd_min（0.8v）值，可实现最佳待机功耗。
22ull节点还获得非易失性存储器的mram选项。
请注意，一种新的方法将被应用于低vdd设计的静态时序分析。基于阶段的ocv（降阶乘法器，derating multiplier）单元延迟计算将使用自由变异格式（lvf）过渡到sign-off。
下一代物联网节点将是12ffc+_ull，风险生产将在2020年第二季度开始。（具有svt低vdd标准单元, 0.5v vdd）
（三）射频
台积电强调了rf技术的过程开发重点，作为5g和汽车应用增长的一部分。rf和模拟业务开发总监jay sun博士重点介绍了以下要点：
对于rf系统收发器，22ulp / ull-rf是主流节点。对于更高端的应用，16ffc-rf是合适的，其次是2020年下半年的n7-rf。
重要的器件研发正在研发，以增强这些节点的器件ft和fmax，期待2020年的16ffc-rf-enhanced（fmax> 380ghz）和2021年的n7-rf-enhanced。
新的顶级beol堆叠选项可用于“升高”的超厚金属，用于电感器，使之具有更高的q值。
对于低于6ghz的rf前端设计，台积电将于2019年推出n40soi——从0.18微米soi过渡到0.13微米soi，再过渡到n40soi，以此提供ft和fmax大幅改进的器件。
先进封装方面的表现
从研讨会我们可以看得出，台积电显然已从一家“纯”晶圆级代工厂转型为复杂集成系统模块的供应商——或者根据台积电ceo c.c.wei的说法，台积电是“大规模纳米生产创新”的领先供应商。这是多年研发投资的成果，例如，请参阅下文“soic”部分中关于3d堆叠的讨论。
集成互连和封装研发副总裁doug yu博士提供了详细的最新信息。yu博士将封装技术分为独特的类别——“前端”3d芯片集成（soic）和“后端”封装进展（cowos, info）。此外，他还介绍了焊盘间距和 cu pillar/ snag凸点光刻技术的进展，特别提到了汽车级可靠性要求。
(1)凸点（bumping）技术
台积电继续推进凸点技术，可实现60-80um的凸点间距（适用于较小的芯片）。
(2)cowos
台积电最初的2.5d封装产品是chip-on-wafer-on-substrate(cowos)，它通过使内存“更接近处理器”，实现了非常高性能的系统集成。
•> 50种客户产品
•台积电正在开发“标准化”配置，例如，从具有2个或4个hbm的1个soc，演变为具有8个hbm2e的2个以上soc（96gb @ 2.5tb /秒）
相应地，台积电将把最大2.5d中介层占用空间从1x光罩（~50x50）扩展到3x（~85x85），具有150um的凸点间距。
•硅中介层支持5个金属层和（新）深沟道电容——请参见下图。
(3)info
台积电继续发展集成fanout（info）封装产品。回想一下，info是使用“重组晶圆”成型化合物集成（多个）芯片的手段，以提供用于rdl图案化的封装衬底。info以传统的小封装wlcsp技术为基础，以实现（大面积）重分布互连和高凸点数——请参见下图。
info-pop支持在基极顶部堆叠逻辑芯片和dram芯片，使用through-info-vias（tiv）将dram连接到金属层。info-pop开发的重点是改善tiv的间距和纵横比（垂直面与直径）。
info-on-substrate产品将（多芯片）info模块连接到（大面积）基板，充分利用为cowos开发的多光罩绑结技术（multiple reticle stitching technology）。
(4)soic（“前端”3d集成）
研讨会关于封装的重要公告是介绍了“前端”3d芯片堆叠拓扑，称为soic（system-on-integrated chips集成系统芯片）。
soic是一种多芯片之间的“无凸点”互连方法。如下图所示（来自台积电早期的一篇研发论文），来自基模的cu焊盘和来自（变薄的）顶部芯片的裸露的cu“nails”利用热压结合来提供电气连接。（在 die-to-die接口也存在合适的底部填充材料。）
•芯片中的硅通孔提供连接，间距非常紧凑。
•支持face-to-face和face-to-back芯片连接。 “已知良好”的堆叠芯片可以是不同的尺寸，在堆叠层上具有多个芯片。
•台积电展示了一个3高垂直soic 堆叠（3-high vertical soic stack）实体模型。
•eda支持可用：物理设计（drc、网络列表/lvs）、寄生提取、时序、ir/em分析、信号完整性/功率完整性分析、热/材料应力分析。
•soic封装产品的资格目标是2019年。（我从单独的台积电公告中了解到，soic的将在2021年量产。）
总结
几年前，有人半猜测半开玩笑说，“只有7个客户能负担得起7nm设计，只有5个客户能负担得起5nm”。
显然，n7/n6和n5在移动通信、hpc和汽车（l1-l5）应用中的发展势头打消了这种想法。台积电正通过dtco大力投资这些节点，充分利用euv光刻领域的重大进展和新材料的引入。
另外，我们也看到，除了传统的晶圆代工以外，台积电的2.5d和info“后端”封装产品都在不断发展，重点是推出soic拓扑结构的紧密间距cu压接全3d堆叠芯片。可用的电路密度（mm ^3）将非常吸引人。然而，利用这项技术的挑战相当大，从系统架构分区到堆叠芯片接口的复杂电气/热/机械分析，全都包括在内。
摩尔定律绝对具有活力，尽管需要戴上3d眼镜才能看到。
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台积电成立于1987年，自1994年以来一直举办年度技术研讨会，今年是台积电成立25周年（圣克拉拉会议中心普遍强调这一点）。台积电北美总裁兼首席执行官dave keller表示：“第一届硅谷研讨会的与会者不足100人，而现在，出席人数已超过2000人。”
供公司发展总监cheng-ming liu博士介绍了台积电汽车客户的独特需求，特别是在更长的产品生命周期内的持续供应。他表示：
“我们对“旧”的工艺流程的承诺是坚定不移的。我们从未关闭过一家工厂，也从未关闭过一项工艺技术。”
研究与开发/技术开发高级副总裁y.-j.mii博士着重介绍了工艺技术发展的三个时代，如下图所示：
在第一阶段，dennard scaling是指在后续的工艺节点中，将feol线性光刻尺寸按“s”(s < 1)的比率进行微缩，实现电路密度（1 / s^2）的提高（量度为gates / mm^2），下一阶段的重点是材料的改进，而当前阶段的重点是设计—技术的协同优化（马上有更多介绍）。
在随后的研讨会上，集成互连和封装研发副总裁dougyu博士介绍了先进封装技术如何专注于微缩，尽管持续时间较短。 “十多年来，封装还提供了再分布层（rdl）和凸点间距光刻的二维改进。借助我们今天所描述的多芯片、3d垂直堆叠封装技术——特别是台积电的soic产品，我们在电路密度方面取得了巨大的改善。s等于零。或者换句话说，我们实现了无限微缩。（实际上，很容易预见到产品技术将开始使用gates / mm^3进行度量。）
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（一）n7/n7+（7nm/7nm+）
台积电在两年前的研讨会上宣布了n7和n7 +工艺节点。
n7是“基线”的finfet工艺，而n7+通过引入euv光刻技术，为选定的feol层提供了更好的电路密度。设计ip从n7过渡到n7+需要重新部署，以实现1.2倍的逻辑门密度提高。主要亮点包括：
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台积电专注于减少n7的缺陷密度（d0）。根据台积电的说法，“在初始产量增加后，d0改进斜坡的速度比以前的节点快。”
台积电展示了n7芯片尺寸的分裂：移动客户300 mm^2。
据我所知，台积电还首次表示他们正专门为“大型芯片”追踪d0，并报告说与其他n7产品相比，大型设计相对减少了学习。
n7+将于2009年下半年产量上升，并表现出与n7相当的d0缺陷率。
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台积电邀请高通首席技术官jim thompson介绍了他对n7的看法——这是一次非常有启发性的演讲：
“n7是5g的推动者，如我们最新的snapdragon855版本所示。”
“具有256个天线单元的5g mimo支持64个同步数字流（simultaneous digital streams），即16个用户每个用户在一部电话上接收4个数据流。”
“天线设计对于5g来说确实非常关键，可以克服路径损耗和信号阻塞。人们正在寻求新的、创新的天线实施方案——归根结底，这只是数学问题，尽管肯定是复杂的数学问题。”
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为有限的feol层提供euv光刻，“比n7+多1个euv层，充分利用了n7+和n5的学习经验”
更严格的工艺控制，比n7更快的cycle time
同样的eda参考流程、填充算法等，与n7相同
n7设计可以简单地“重新流片”（re-tapeout，rto）到n6，以提高euv掩模光刻的产量
或者，n7设计可以通过使用n6标准单元库（h240）重新部署逻辑块来提交新的流片（nto），该库利用单元之间的“公共pode”（cpode）设备将逻辑块密度提高~18%。
2020年第一季度开始风险生产（图示为13级金属互连堆栈）
尽管设计规则与n7兼容，但n6还引入了一个非常独特的功能“m0路由”。
下图说明了“典型”finfet器件layout，其中m0仅用作局部互连，用于连接multi-fin器件的源极或漏极节点，并在单元内用于连接通用nfet和pfet原理图节点。
我需要更多地思考使用m0作为路由层的机会，台积电表示eda路由器对此功能的支持仍然是合格的。
在我看来，n6是台积电引入“半节点”流程路线图的延续，如下图所示。
半节点工艺既是工程驱动的决策，也是业务驱动的决策，目的是提供低风险的设计迁移路径，为现有n7设计提供一个降低成本的选项，作为一个“mid-life kicker”。
n6的引入也凸显了一个问题，这个问题将变得越来越棘手。集成外部ip的设计的迁移取决于ip提供商的工程和财政资源，以便按照适当的时间表在新节点上开发、发布（在测试站点上）、表征ip并对其进行鉴定。n6提供了在不受外部ip释放约束的情况下引入kicker的机会。
（四）n5（5nm）
工艺节点n5合并了额外的euv光刻，以减少需要大量多重曝光处理的图层的掩模数。
风险生产于19年3月开始，高产量增长将在2020年第二季度台南gigafab 18完成（19年3月完成的第1阶段设备安装）
旨在同时支持移动和高性能计算“平台”客户；高性能应用程序将希望使用新的“超低vt”（elvt）器件
1.5v或1.2v i / o器件支持
计划提供n5p(“plus”)产品，在恒定功率下可提高+7%的性能，或在恒定perf 下比n5降低约15%的功率（n5后一年）
n5将使用高移动性（ge）器件沟道
先进材料工程
除了n5推出高移动性沟道外，台积电还强调了其他材料和器件工程更新：
超高密度mim产品（n5），具有2x ff/um*2和2x插入密度
新型低k介电材料
金属反应离子蚀刻（rie），取代 cu damascene，实现金属间距10k dmips导航处理吞吐量。”
n16ffc，然后是n7
16ffc平台已通过汽车环境应用认证，例如spice和老化模型，基础ip特性，非易失性存储器，接口ip。n7平台将于2020年通过（aec-q100和asil-b）认证。lin博士表示：“汽车客户往往落后消费者采用约2~3年来利用dppm学习，尽管这一间隔正在缩短。我们预计n7汽车将在2021年被广泛采用。”
“台积电射频cmos产品将用于srr、lrr和lidar。16ffc-rf增强型工艺将在2020年2季度符合合汽车平台的要求。”
（二）物联网平台
台积电物联网平台专注于低成本，低（有源）功耗和低泄漏（待机）功耗。物联网业务开发总监simon wang博士提供了以下最新信息：
工艺流程路线图
55ulp, 40ulp (w/rram): 0.75v/0.7v
22ulp, 22ull: 0.6v
12ffc+_ull: 0.5v (目标)
为22ull节点引入新器件：ehvt器件，超低泄漏sram
22ull sram是一种“双vdd rail”设计，具有独立的逻辑（0.6v，svt+hvt）和bitcell vdd_min（0.8v）值，可实现最佳待机功耗。
22ull节点还获得非易失性存储器的mram选项。
请注意，一种新的方法将被应用于低vdd设计的静态时序分析。基于阶段的ocv（降阶乘法器，derating multiplier）单元延迟计算将使用自由变异格式（lvf）过渡到sign-off。
下一代物联网节点将是12ffc+_ull，风险生产将在2020年第二季度开始。（具有svt低vdd标准单元, 0.5v vdd）
（三）射频
台积电强调了rf技术的过程开发重点，作为5g和汽车应用增长的一部分。rf和模拟业务开发总监jay sun博士重点介绍了以下要点：
对于rf系统收发器，22ulp / ull-rf是主流节点。对于更高端的应用，16ffc-rf是合适的，其次是2020年下半年的n7-rf。
重要的器件研发正在研发，以增强这些节点的器件ft和fmax，期待2020年的16ffc-rf-enhanced（fmax> 380ghz）和2021年的n7-rf-enhanced。
新的顶级beol堆叠选项可用于“升高”的超厚金属，用于电感器，使之具有更高的q值。
对于低于6ghz的rf前端设计，台积电将于2019年推出n40soi——从0.18微米soi过渡到0.13微米soi，再过渡到n40soi，以此提供ft和fmax大幅改进的器件。
先进封装方面的表现
从研讨会我们可以看得出，台积电显然已从一家“纯”晶圆级代工厂转型为复杂集成系统模块的供应商——或者根据台积电ceo c.c.wei的说法，台积电是“大规模纳米生产创新”的领先供应商。这是多年研发投资的成果，例如，请参阅下文“soic”部分中关于3d堆叠的讨论。
集成互连和封装研发副总裁doug yu博士提供了详细的最新信息。yu博士将封装技术分为独特的类别——“前端”3d芯片集成（soic）和“后端”封装进展（cowos, info）。此外，他还介绍了焊盘间距和 cu pillar/ snag凸点光刻技术的进展，特别提到了汽车级可靠性要求。
(1)凸点（bumping）技术
台积电继续推进凸点技术，可实现60-80um的凸点间距（适用于较小的芯片）。
(2)cowos
台积电最初的2.5d封装产品是chip-on-wafer-on-substrate(cowos)，它通过使内存“更接近处理器”，实现了非常高性能的系统集成。
•> 50种客户产品
•台积电正在开发“标准化”配置，例如，从具有2个或4个hbm的1个soc，演变为具有8个hbm2e的2个以上soc（96gb @ 2.5tb /秒）
相应地，台积电将把最大2.5d中介层占用空间从1x光罩（~50x50）扩展到3x（~85x85），具有150um的凸点间距。
•硅中介层支持5个金属层和（新）深沟道电容——请参见下图。
(3)info
台积电继续发展集成fanout（info）封装产品。回想一下，info是使用“重组晶圆”成型化合物集成（多个）芯片的手段，以提供用于rdl图案化的封装衬底。info以传统的小封装wlcsp技术为基础，以实现（大面积）重分布互连和高凸点数——请参见下图。
info-pop支持在基极顶部堆叠逻辑芯片和dram芯片，使用through-info-vias（tiv）将dram连接到金属层。info-pop开发的重点是改善tiv的间距和纵横比（垂直面与直径）。
info-on-substrate产品将（多芯片）info模块连接到（大面积）基板，充分利用为cowos开发的多光罩绑结技术（multiple reticle stitching technology）。
(4)soic（“前端”3d集成）
研讨会关于封装的重要公告是介绍了“前端”3d芯片堆叠拓扑，称为soic（system-on-integrated chips集成系统芯片）。
soic是一种多芯片之间的“无凸点”互连方法。如下图所示（来自台积电早期的一篇研发论文），来自基模的cu焊盘和来自（变薄的）顶部芯片的裸露的cu“nails”利用热压结合来提供电气连接。（在 die-to-die接口也存在合适的底部填充材料。）
•芯片中的硅通孔提供连接，间距非常紧凑。
•支持face-to-face和face-to-back芯片连接。 “已知良好”的堆叠芯片可以是不同的尺寸，在堆叠层上具有多个芯片。
•台积电展示了一个3高垂直soic 堆叠（3-high vertical soic stack）实体模型。
•eda支持可用：物理设计（drc、网络列表/lvs）、寄生提取、时序、ir/em分析、信号完整性/功率完整性分析、热/材料应力分析。
•soic封装产品的资格目标是2019年。（我从单独的台积电公告中了解到，soic的将在2021年量产。）
总结
几年前，有人半猜测半开玩笑说，“只有7个客户能负担得起7nm设计，只有5个客户能负担得起5nm”。
显然，n7/n6和n5在移动通信、hpc和汽车（l1-l5）应用中的发展势头打消了这种想法。台积电正通过dtco大力投资这些节点，充分利用euv光刻领域的重大进展和新材料的引入。
另外，我们也看到，除了传统的晶圆代工以外，台积电的2.5d和info“后端”封装产品都在不断发展，重点是推出soic拓扑结构的紧密间距cu压接全3d堆叠芯片。可用的电路密度（mm ^3）将非常吸引人。然而，利用这项技术的挑战相当大，从系统架构分区到堆叠芯片接口的复杂电气/热/机械分析，全都包括在内。
摩尔定律绝对具有活力，尽管需要戴上3d眼镜才能看到。
二维材料集成光电子领域的基本知识与前沿技术
华为nova 4于17日长沙见面
存储器芯片市场低迷 美光将裁员中国芯或超车
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