浅析Altera公司Stratix V FPGA芯片
本文主要为大家浅析altera公司 28nm stratix v fpga。altera公司公布了其28nm stratix v fpga的性能参数指标，具体参数如下表所示。该款芯片发售日期为2011年一季度。
与altera stratix iv及xilinx virtex-6对比
根据已公布的stratix iv及刚刚公布的stratix v，我们对于两代产品的性能参数做了一个大致比较。
stratix v stratix iv stratix v
逻辑单元 1.1m 820k 760k
乘法器 可变精度 18*18 25*18
存储器 53mbits 23.1mbits 38mbits
串行收发 12.5g背板驱动、28g芯片驱动 11.3g*24、8.5g*48 6.5g*48、11g*24
工艺 28nm 45nm 40nm
从上表我们能看到，stratix v整体性能较之以往，得到了很大的提升。
而除了传统性能的提升之外，stratix v还在其他方面进行了技术革新，其中包括：
嵌入式hardcopy模块：altera公司产品及企业市场副总裁vince hu解释道，嵌入式hardcopy可以实现定制的ip，密度达到700k逻辑单元，可以通过用户更改硬ip实现更快的产品上市周期。vince说：“如果重新定制硬ip往往需要12至18个月，而通过对hardcopy模块进行定制的话仅需3至6个月。”
altera公司产品及企业市场副总裁vince hu
精度可变dsp模块：这次dsp乘法器较之以往的变化确实很大，毕竟fpga的应用领域不同，对于dsp的需求也不尽相同，因此stratix v中可为dsp设置多种精度，从9*9至54*54，并且支持浮点计算，根据vince表示，这是业界第一个支持的厂家。
stratix v fpga新功能 优点
——精度可变的dsp体系结构
——集成系数寄存器和硬的预加器
——64位dsp体系结构
——支持浮点dsp 效率最高、性能最好的多精度dsp数据
通路和功能，例如，fir、fft和浮点
新的alm架构：在输入端与stratix iv并没有区别，而在后端，增加了两个寄存器，可以提升逻辑效率和逻辑性能，“由于很多alm都被设计为寄存器，因此通过此方法会缩短编译时间，非常适合需要大量流水和丰富寄存器的设计。”vince说。
28gbps收发器：芯片至芯片的光传输收发器可以以一半的功耗提供相同的100g带宽。
stratix v还是延续了以往的命名规则，包括：
• stratix v gt fpga——业界唯一面向100g以上系统，集成28-gbps收发器的fpga。
• stratix v gx fpga——支持多种应用的600-mbps至12.5-gbps收发器。
• stratix v gs fpga——600-mbps至12.5-gbps收发器，适用于高性能数字信号处理（dsp）应用。
• stratix v e fpga——适用于asic原型开发和仿真以及高性能计算应用的高密度fpga。
在硬ip上，目前altera stratix v fpga已经在所有fpga中实现了集成度最高的硬核ip，提高了器件性能，没有功耗或者成本代价。器件增强功能包括pcie gen3， gen2， gen1、40g/100g以太网、cpri/obsai、interlaken、serial rapidio® （srio） 2.0和万兆以太网（gbe） 10gbase-r。增强了读/写通路的存储器接口包括ddr3、rldram ii和qdr ii+。
下一代应用
stratix v fpga新功能 优点
60个收发器工作在10.3125gbps 每通道135mw
运行在312mhz的高性能内核构架，内核电压0.85v 功耗比前一代低30%
interlaken和100gbe的硬核ip 与软核逻辑相比，硬核ip减少了420kl
多客户侧assp 外部vcxo 光模块驱动器
功能 多种可变数据速率和协议标准 客户侧通道需要10路外部时钟源 10路光模块驱动器
功耗 每个assp 2x 15w 每个vcxo 10x 0.25w 每个驱动器10x 0.3w
stratix v fpga新功能 优点
部分重新分配 替代2个多客户侧i/f assp，降低30w的总功耗
集成vcxo时钟电路 替代210个外部时钟器件，降低2.5w的总功耗
通用多协议收发器 节省光器件驱动器，降低3w功耗
高通服务器芯片更低功耗实现相同性能
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stratix v stratix iv stratix v
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乘法器 可变精度 18*18 25*18
存储器 53mbits 23.1mbits 38mbits
串行收发 12.5g背板驱动、28g芯片驱动 11.3g*24、8.5g*48 6.5g*48、11g*24
工艺 28nm 45nm 40nm
从上表我们能看到，stratix v整体性能较之以往，得到了很大的提升。
而除了传统性能的提升之外，stratix v还在其他方面进行了技术革新，其中包括：
嵌入式hardcopy模块：altera公司产品及企业市场副总裁vince hu解释道，嵌入式hardcopy可以实现定制的ip，密度达到700k逻辑单元，可以通过用户更改硬ip实现更快的产品上市周期。vince说：“如果重新定制硬ip往往需要12至18个月，而通过对hardcopy模块进行定制的话仅需3至6个月。”
altera公司产品及企业市场副总裁vince hu
精度可变dsp模块：这次dsp乘法器较之以往的变化确实很大，毕竟fpga的应用领域不同，对于dsp的需求也不尽相同，因此stratix v中可为dsp设置多种精度，从9*9至54*54，并且支持浮点计算，根据vince表示，这是业界第一个支持的厂家。
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——精度可变的dsp体系结构
——集成系数寄存器和硬的预加器
——64位dsp体系结构
——支持浮点dsp 效率最高、性能最好的多精度dsp数据
通路和功能，例如，fir、fft和浮点
新的alm架构：在输入端与stratix iv并没有区别，而在后端，增加了两个寄存器，可以提升逻辑效率和逻辑性能，“由于很多alm都被设计为寄存器，因此通过此方法会缩短编译时间，非常适合需要大量流水和丰富寄存器的设计。”vince说。
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• stratix v gt fpga——业界唯一面向100g以上系统，集成28-gbps收发器的fpga。
• stratix v gx fpga——支持多种应用的600-mbps至12.5-gbps收发器。
• stratix v gs fpga——600-mbps至12.5-gbps收发器，适用于高性能数字信号处理（dsp）应用。
• stratix v e fpga——适用于asic原型开发和仿真以及高性能计算应用的高密度fpga。
在硬ip上，目前altera stratix v fpga已经在所有fpga中实现了集成度最高的硬核ip，提高了器件性能，没有功耗或者成本代价。器件增强功能包括pcie gen3， gen2， gen1、40g/100g以太网、cpri/obsai、interlaken、serial rapidio® （srio） 2.0和万兆以太网（gbe） 10gbase-r。增强了读/写通路的存储器接口包括ddr3、rldram ii和qdr ii+。
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功能 多种可变数据速率和协议标准 客户侧通道需要10路外部时钟源 10路光模块驱动器
功耗 每个assp 2x 15w 每个vcxo 10x 0.25w 每个驱动器10x 0.3w
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