基于可编程逻辑器件实现数字下变频系统的设计
1 引言
数字下变频ddc（digital down lonvwrsionl作为系统前端a／d转换器与后端通用dsp器件间的桥梁，通过降低数据流的速率，将低速数据送给后端通用dsp器件处理，其性能的优劣将对整个软件无线电系统的稳定性产生直接影响。采用专用ddc器件完成数字下变频，虽具有抽取比大、性能稳定等优点，但价格昂贵，灵活性不强，不能充分体现软件无线电的优势。fpga工艺发展迅速，处理能力大大增强，相对于asic，dsp，其具有吞吐量高、开发周期短、可实现在线重构诸多优势。基于这些优点，fpga在软件无线电的研发中具有重要作用。
2 数字下变频系统
数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器dds（direct digital synthesizer）、数字混频器、fir滤波器、抽取等模块。原始模拟中频信号经a／d转换器带通采样后得到数字中频信号，输入ddc后先与dds产生的两路正交本振信号相乘（数字混频），将数字中频搬移到基带。混频后得到的数据率和采样率一致，后级fir滤波器要达到该处理速率。硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶fir低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级dsp器件进行处理。
2．1 混频器的fpga实现
数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器．也就是乘法器。xc2v1000器件内嵌64个18×18位硬件乘法器，其最高工作频率为500 mhz，因此采用硬件乘法器完全能够满足混频器的设计要求。使用xilinx公司的multiplier ip核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号，输出信号也为14位。图2为混频器的结构图。
2．2 dds的fpga实现
采用ise中的ipcore实现dds，由于原始信号为60±7 mhz带通信号，经过100 mhz md转换器产生一个中频为40 mhz的信号，将dds输出频率设为40 mhz，产生频率为40 mhz两路正交i／q信号，并与原始信号混频后产生两路零中频正交信号，实现下变频。其中dds参数设置动态范围 （sfdr）为80 db；频率分辨率（frequency resolution）为0．4hz；dds输出频率（frequency）为40 mhz。dds的仿真结果如图3所示。
2．3 抽取模块的fpga实现
经混频后，到达抽取模块的是两路速率为100 mhz，位宽为14位的正交信号，为了更方便处理这两路正交信号，需降低信号速率。该设计中，按照4：1的比例抽取信号，抽取完成后，变为速率为25 mhz，位宽为14位的信号。
抽取模块的实现是在ise中采用vhdl语言编写。首先对时钟4分频，将系统时钟100 mhz经分频变成25 mhz．再利用该25 mhz时钟控制两个d触发器．将经混频后速率为100 mhz，位宽为14位的两路i，q正交信号分别作为这两个d触发器的输入信号，即可完成4：l抽取。经抽取模块后，信号变为速率为25 mhz，位宽为14位的信号。图4为分频的仿真波形。
2．4 fir滤波器的fpga实现
fir滤波器也是由iseipcore实现，因为经dds后的信号是带宽为14 mhz的零中频信号，只考虑正频率范围，故pfir的通带截止频率为7 mhz，在matlab中设计一个通带截止频率为7 mhz的fir，将系数量化为14位二进制数值存入系数文件*．coe，将其导入fir即可；fir的阶数（系数长度）越高，性能越好，但考虑资源占用情况，fir的阶数不宜过高，该设计采用35阶fir。故fir参数设置为：结果分辨率（result resolution）为16位；滤波器阶数（fiher length）为35；系数精度（precision）为14位。图5为fir滤波器的结构。
2．5 fpga器件选型
设计将对采样率为100 mhz的高速带通信号进行数字下变频处理，对系统的处理速度要求较高。由于xilinx公司的fpga处理速度较ahera公司的更快，并且在系统稳定性和可操作性方面均优于altera。考虑到数字下变频对系统的处理速度、可靠性、稳定性均有较高的要求．因此选用xilinx公司的virtex一2系列的xc2v1000器件。xcl2v1000器件内部包含1 280个clb，每个clb由4个slice构成，共5 120个slice，满足设计需求。
3 系统调试与结果分析
xilinx的fpga的开发工具为ise，目前版本已更新到lo．2。ise是一个集成的开发环境，包括hdl编辑器、ip—core cenerator system、约束编辑器、静态时序分析工具、功耗分析工具等十多种工具。这些工具可以帮助设计人员提高工作效率。ise可以方便集成第三方工具，如仿真工具mod一elsim、综合工具synplify。此外xmnx的工具clfipseope可以在线观察fpga内部信号波形，plan ahead工具可以通过简化综合与布局布线间的步骤，大大减少设计时间，与ise结合使用时可以实现30％的性能提升。在ise环境下采用vhdl语言实现ddc的各个模块。经过硬件调试，系统功能正常，将fpga产生的各部分数据导入marlab中，得出的运算结果波形如图6所示。
ddc模块原本不改变输入信号的位宽，输入为14位，100 mhz的单路信号，输出本应为两路位宽14位，速率100mhz的零中频正交信号。而实际输出为两路位宽30位，速率100 mhz的零中频正交信号，所以先要截取该两路30位信号，恢复至14位宽度，然后再抽取。经实验验证，在设计中，对两路（1／q路）位宽为30位的信号进行13～26位截位，其效果最佳，信号质量性能都能得到保证。
4 结语
采用fpga实现ddc，具有速度快，灵活性强等优点。该系统设计采用xilinx的fpga平台，其中有许多免费的ip核可供选用，在实现较好性能的同时，可有效减小开发的周期和难度，因此，该设计方案具有广泛的应用潜力。
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2 数字下变频系统
数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器dds（direct digital synthesizer）、数字混频器、fir滤波器、抽取等模块。原始模拟中频信号经a／d转换器带通采样后得到数字中频信号，输入ddc后先与dds产生的两路正交本振信号相乘（数字混频），将数字中频搬移到基带。混频后得到的数据率和采样率一致，后级fir滤波器要达到该处理速率。硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶fir低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级dsp器件进行处理。
2．1 混频器的fpga实现
数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器．也就是乘法器。xc2v1000器件内嵌64个18×18位硬件乘法器，其最高工作频率为500 mhz，因此采用硬件乘法器完全能够满足混频器的设计要求。使用xilinx公司的multiplier ip核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号，输出信号也为14位。图2为混频器的结构图。
2．2 dds的fpga实现
采用ise中的ipcore实现dds，由于原始信号为60±7 mhz带通信号，经过100 mhz md转换器产生一个中频为40 mhz的信号，将dds输出频率设为40 mhz，产生频率为40 mhz两路正交i／q信号，并与原始信号混频后产生两路零中频正交信号，实现下变频。其中dds参数设置动态范围 （sfdr）为80 db；频率分辨率（frequency resolution）为0．4hz；dds输出频率（frequency）为40 mhz。dds的仿真结果如图3所示。
2．3 抽取模块的fpga实现
经混频后，到达抽取模块的是两路速率为100 mhz，位宽为14位的正交信号，为了更方便处理这两路正交信号，需降低信号速率。该设计中，按照4：1的比例抽取信号，抽取完成后，变为速率为25 mhz，位宽为14位的信号。
抽取模块的实现是在ise中采用vhdl语言编写。首先对时钟4分频，将系统时钟100 mhz经分频变成25 mhz．再利用该25 mhz时钟控制两个d触发器．将经混频后速率为100 mhz，位宽为14位的两路i，q正交信号分别作为这两个d触发器的输入信号，即可完成4：l抽取。经抽取模块后，信号变为速率为25 mhz，位宽为14位的信号。图4为分频的仿真波形。
2．4 fir滤波器的fpga实现
fir滤波器也是由iseipcore实现，因为经dds后的信号是带宽为14 mhz的零中频信号，只考虑正频率范围，故pfir的通带截止频率为7 mhz，在matlab中设计一个通带截止频率为7 mhz的fir，将系数量化为14位二进制数值存入系数文件*．coe，将其导入fir即可；fir的阶数（系数长度）越高，性能越好，但考虑资源占用情况，fir的阶数不宜过高，该设计采用35阶fir。故fir参数设置为：结果分辨率（result resolution）为16位；滤波器阶数（fiher length）为35；系数精度（precision）为14位。图5为fir滤波器的结构。
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4 结语
采用fpga实现ddc，具有速度快，灵活性强等优点。该系统设计采用xilinx的fpga平台，其中有许多免费的ip核可供选用，在实现较好性能的同时，可有效减小开发的周期和难度，因此，该设计方案具有广泛的应用潜力。
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