TLK3132工作原理 CPRI接口应用(二)
1 tlk3132在cpri接口的应用
为了处理射频模块拉远技术中基带单元和射频单元的光纤链接，国际上成立两个标准化组织：一个是cpri （common public radio interface），在2003年由华为、爱立信、nec、西门子和北电发起成立的组织，致力于基带、射频接口的标准化；另一个是obsai （open base station architecture initiative），由诺基亚、lg电子、三星电子等成立的联盟。二者都定义了使基带和射频分离的标准化接口，也就是将宏基站分为基带单元bbu和远端射频单元rru两部分，bbu和rru之间传送i/q数据和控制管理数据，其信号格式就是cpri或者obsai所定义的标准接口。本文以cpri接口为例，详解tlk3132在射频模块拉远技术中的应用。
1.1 cpri接口
cpri接口在传输用户界面定义了物理层layer1和数据链路层layer2两层协议。在物理层中，将上层接入点的数据进行串并/并串转换，以及物理层的编解码（cpri接口推荐采用8b/10b，遵循ieee 802.3 2005 clause36建议）；在数据链路层，对上层接入点的i/q数据、物理层协议数据、网络协议数据（包括以太网数据、高层数据链路协议数据）和厂家自定义的控制信息等进行相应的处理。
目前cpri有三种建议的链路速率，分别是614.4mbps、1228.8mbps、2457.6mbp。在发送侧，把i/q数据、控制协议信息、同步信息等复用为cpri帧结构信息，经过物理层的8b/10b编码后，通过光纤长距离传播（几公里到几十公里）；在接收侧，cpri帧信号经过串并转换后经过8b/10解码成相应的i/q数据和控制协议信息，交由上层数据链路处理。
cpri帧分成基本帧单元和超帧单元。基本帧单元的帧频是3.84mhz，包括16个字（表示为w=0…15，其中w0为控制字，后15个字为i/q数据），根据不同的链路速率，字的长度分别为8bits、16bits（如图7所示）、32bits。超帧单元是由256个基本帧单元组成，其中，第1个基本帧单元里的控制字写入k28.5标志作为超帧的同步控制信息，其余的255个基本帧单元里的控制字包含控制和管理字（c&m）、厂商自定义控制字等，并预留一些控制字。
图7 线速率1228.8mbps的cpri基本帧结构
在高速数据链路通信中，抖动指标是非常关键的，cpri接口相应推荐了高速串行信号的眼图和抖动规格。在serdes发送侧，cpri要求的眼图模板如图8所示。
图8 cpri接口发送输出眼图模板（e.x.lv）
表1 e.6.lv， e.12.lv and e.24.lv发送器ac定时规格（参考资料cpri specification v2.0）
在cpri接口的实现中，tlk3132完成高性能的串/并、并/串转换，以及cpri帧的同步和8b/10b编解码，即cpri接口物理层的相关功能实现。
1.2 应用例子
根据前面关于tlk3132的器件特点分析和cpri接口介绍，tlk3132可以很好地满足cpri接口的应用要求，图8是tlk3132在cpri链路中的一个典型功能框图：tlk3132接收来自光电转换后的高速串行电信号，经串并转换后，提取相应控制字符和有效字符并进行8b/10b解码，送给asic或fpga进行cpri解帧处理；同时，也接收来自asic/fpga的cpri帧信号，进行相应的8b/10b编码后送给serdes core完成并串转换。
在该电路中，tlk3132恢复时钟送给pll作为参考时钟，同时其参考时钟又来自pll的输出时钟。为保证内部cdr可靠工作，tlk3132要求参考时钟跟输入高速串行数据的频偏控制在+/-200ppm以内，因此外围pll在失锁情况下，必须保证本地振荡器的自由振荡频率要足够稳定，通常建议采用基于压控晶振的时钟方案。
图8 tlk3132在cpri接口的典型应用
下面例子说明如何通过mdio设置tlk3132相关寄存器的软件配置。假设：ch0和ch1通道串行速率分别为1228.8mbps和2457.6mbps、并行接口采用sdr接口并工作在nbi模式、使能内部8b/10b编解码器、差分参考输入122.888mhz时钟，内部抖动滤除锁相环关闭，则在ti的tlk3132评估板上参考软件配置如下。
start
clause 22 //选择clause 22模式
setphyadd（00） //选择物理地址0
write（00， 8000） //软件复位芯片，即对所有寄存器进行复位
read（11， 3590， ffff） // 验证mdio 功能是否正常
write（1e， 9100） //把0x3ff0写入0x9100寄存器，差分参考输入作为serdes core的参考时钟
write（1f， 3ff0）
write（1e， 9000） //高频倍频器的倍频系数设为10
write（1f， 1515）
write（1e， 9001） //设置ch0为1/2速—1228.8mbps、ch1为全速—2457.6mbps
write（1f， 6060）
write（10， 8400） //并行接收时钟选择各自通道的恢复时钟
write（11， b197） //并口为sdr且工作在nbi模式、上升沿打数据、8b/10b使能
write（1e， 9002） //设置ch0通道接收为交流耦合、自适应均衡
write（1f， 1005）
write（1e， 9004） //设置ch1通道接收为交流耦合、自适应均衡
write（1f， 1005）
write（1e， 900a） //设置ch0通道串行发送端的摆幅为1000mv，去加重为9.52% （0.87db）
write（1f， 0b21）
write（1e， 900c） //设置ch1通道串行发送端的摆幅为1000mv，去加重为9.52% （0.87db）
write（1f， 0b21）
write（10， 8c00） //数据通道复位
pause（100） //等待芯片配置生效
write（1e， 901b） //检查serdes core内部锁相环是否锁定
read（1f， 0011， 0011）
stop
1.3 实验测试
由于串行口速率高达1228.8mbps和2457.6mbps，对pcb的layout提出较大的挑战。同时tlk3132具有非常优秀的损耗补偿能力，可以调整最佳的去加重补偿等级，以得到最佳的信号完整性性能。
在3.2节的例子中，反复发送k28.5字节数据，实际测试到的tlk3132发送端眼图如图9和图10（分别对应的串行速率为1228.8mbps和2457.6mbps），抖动主要来源于随机噪声，眼宽均在0.9ui以上，具有非常优越的抖动性能（通过适当调整去加重能力补偿传输线fr4的损耗，以提高si性能）。
图9 1228.8mbps发送侧眼图（经5inches fr4走线，调整了最优的去加重补偿）
图10 2457.6mbps发送侧眼图（经5inches fr4走线，调整了最优去加重
2 总结 tlk3132是一款低功耗、低抖动、低成本、高性能的多速率收发器，灵活的内部模块配置功能使其广泛地应用于高速串行通信。
为了降低无线网络的组网成本和提高覆盖范围，射频拉远技术广泛应用在3g网络建设，可把原基站内的基带单元和射频单元通过标准化接口（如cpri等）进行分离，达到一处机房多处天线配置的网络布局，以减少运营商对固定机房的投资。作为cpri接口实现的一个关键技术—高速串并/并串收发器，tlk3132提供非常优越的si性能、标准的8b/10b和通道同步处理、灵活的片内时钟产生和分布等，完全能满足高可靠、多速率的cpri接口标准要求。
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目前cpri有三种建议的链路速率，分别是614.4mbps、1228.8mbps、2457.6mbp。在发送侧，把i/q数据、控制协议信息、同步信息等复用为cpri帧结构信息，经过物理层的8b/10b编码后，通过光纤长距离传播（几公里到几十公里）；在接收侧，cpri帧信号经过串并转换后经过8b/10解码成相应的i/q数据和控制协议信息，交由上层数据链路处理。
cpri帧分成基本帧单元和超帧单元。基本帧单元的帧频是3.84mhz，包括16个字（表示为w=0…15，其中w0为控制字，后15个字为i/q数据），根据不同的链路速率，字的长度分别为8bits、16bits（如图7所示）、32bits。超帧单元是由256个基本帧单元组成，其中，第1个基本帧单元里的控制字写入k28.5标志作为超帧的同步控制信息，其余的255个基本帧单元里的控制字包含控制和管理字（c&m）、厂商自定义控制字等，并预留一些控制字。
图7 线速率1228.8mbps的cpri基本帧结构
在高速数据链路通信中，抖动指标是非常关键的，cpri接口相应推荐了高速串行信号的眼图和抖动规格。在serdes发送侧，cpri要求的眼图模板如图8所示。
图8 cpri接口发送输出眼图模板（e.x.lv）
表1 e.6.lv， e.12.lv and e.24.lv发送器ac定时规格（参考资料cpri specification v2.0）
在cpri接口的实现中，tlk3132完成高性能的串/并、并/串转换，以及cpri帧的同步和8b/10b编解码，即cpri接口物理层的相关功能实现。
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在该电路中，tlk3132恢复时钟送给pll作为参考时钟，同时其参考时钟又来自pll的输出时钟。为保证内部cdr可靠工作，tlk3132要求参考时钟跟输入高速串行数据的频偏控制在+/-200ppm以内，因此外围pll在失锁情况下，必须保证本地振荡器的自由振荡频率要足够稳定，通常建议采用基于压控晶振的时钟方案。
图8 tlk3132在cpri接口的典型应用
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write（1f， 6060）
write（10， 8400） //并行接收时钟选择各自通道的恢复时钟
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write（1f， 1005）
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write（1f， 1005）
write（1e， 900a） //设置ch0通道串行发送端的摆幅为1000mv，去加重为9.52% （0.87db）
write（1f， 0b21）
write（1e， 900c） //设置ch1通道串行发送端的摆幅为1000mv，去加重为9.52% （0.87db）
write（1f， 0b21）
write（10， 8c00） //数据通道复位
pause（100） //等待芯片配置生效
write（1e， 901b） //检查serdes core内部锁相环是否锁定
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图10 2457.6mbps发送侧眼图（经5inches fr4走线，调整了最优去加重
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