静态时序分析基础知识
建立时间，保持时间
为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。 建立时间要求：在寄存器有效时钟沿之前至少tsetup时间，数据必须到达且稳定。如下图所示。
保持时间要求：在数据采集有效时钟沿之后，数据必须维持最短thold时间不变。如下图所示。
建立时间裕量计算
同步时序电路如下图所示。这里对后面一个寄存器进行建立时间裕量分析。
其中寄存器的输出延时为tcq，即时钟有效沿之后延时tcq时间，数据才到达寄存器q端。第一个寄存器有效时钟沿之后tcq时间，数据才到达q1端，如下图所示。 再经过组合逻辑运算，得到数据c1，其中组合逻辑的延时为tlogic。时序如下图。
从这里可以看到，如果clk2和clk1之间没有延时。那么对于后面的寄存器而言，数据提前于采样时钟沿之前tcycle-（tcq+tlogic）时间到来，且稳定。其中tcycle为时钟周期。
由于寄存器要求的建立时间为tsetup，故电路必须满足 tcycle -（tcq+tlogic）- tsetup>0 。建立时间裕量 tset_slack = tcycle -（tcq+tlogic）- tsetup
如果clk1与clk2之间存在skew，如下图所示，如正skew。得建立时间裕量为
tset_slack = tcycle -（tcq+tlogic）- tsetup + tskew
这是对建立时间有益的。
保持时间裕量计算
在时钟没有skew的情况下。在后一个寄存器有效采样时钟沿之后，同时新的c1只有经过tcq+tlogic之后才会到达。故要满足保持时间要求，只需要满足tcq+tlogic>thold。保持时间裕量thold_slack = tcq+tlogic-thold
如果clk1与clk2之间存在skew。如下图所示（正skew）。
可以看到，c1_new在clk2时钟沿后，tlogic+tcq-tskew就改变了。此时保持时间裕量thold_slack = tcq+tlogic-thold - tskew 。可以看到，正skew对保持时间是无益的。
总结
可以看到，必须满足建立时间要求和保持时间要求，即满足如下关系式。 tset_slack = tcycle -（tcq+tlogic）- tsetup + tskew>0 thold_slack = tcq+tlogic-thold - tskew > 0 从中可以看出，建立时间与保持时间要求是一对矛盾的关系，在设计电路时，我们要折中考虑。
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