HK32MCU应用笔记（七）| 航顺HK32MCU闩锁效应问题研究及预防措施
闩锁效应简介
可控管(scr)是一种pnpn结构，是cmos工艺的固有结构之一，它由nmos的有源区、p衬底、n阱、pmos的有源区构成scr结构(pnpn结构)，当其中一个三极管正偏时，就会构成正反馈形成闩锁。闩锁效应是cmos工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。避免闩锁的方法就是要减小衬底和n阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。静电放电(esd)和相关的电压瞬变都会引起闩锁效应（latch-up），是半导体器件失效的主要原因之一。应该看到，如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、eos（电过载）和器件损坏。
由于mos工艺含有许多内在的双极型晶体管，在cmos工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致vdd和vss线的短路，从而通常会破坏芯片，或者引起系统错误。
闩锁效应原理
如下图所示，q1为一垂直式pnp bjt(双极结型晶体管), 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；q2是一侧面式的npn bjt，基极为p substrate，到集电极的增益可达数十倍；其中，rwell是nwell的寄生电阻；rsub是substrate电阻。
原理示意图
闩锁效应的产生机理
①以上四元件构成可控硅（scr）电路，当无外界干扰未引起触发时，两个bjt处于截止状态，集电极电流是c-b的反向漏电流构成，电流增益非常小，此时latch up不会产生。
②当其中一个bjt的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个bjt，从而使两个bjt因触发而导通（通常情况下是pnp比较容易触发起来），vdd至gnd（vss）间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源和地之间的漏电，即锁定状态。闩锁效应（latch-up）由此而产生。
闩锁效应触发场景模拟
航顺hk32mcu的hk32f0系列和hk32f1系列之软硬件都兼容国外品牌mcu，已大批量应用于各种电子产品中。其工作电压支持2.0v~5.5v，为了方便模拟触发闩锁效应（latch-up），下面几个应用场景测试条件都是vcc=5.5v的工作电压。
场景一
测试条件：vcc=5.5v，vcc脚没有去耦电容，所有gpio悬空。
测试方法：给vcc快速上电
测试结果：触发闩锁效应（latch-up）
分析：如下图所示，vcc上电速度符合要求，理论不会触发latch up，但从上电波形上看，上电后vcc有过冲至6v~7v，甚至更高，推测过冲触发闩锁效应（latch-up）。
场景一：vcc波形图
场景二
测试条件：vcc=5.5v，vcc脚有0.1uf去耦电容，所有gpio悬空。
测试方法：给vcc快速上电
测试结果：触发闩锁效应（latch-up）
分析：vcc上电速度符合要求，但从上电波形上看，上电后vcc有过冲现象，甚至比场景一更严重，推测过冲触发闩锁效应（latch-up）。
场景二：vcc波形图
场景三
测试条件：vcc=5.5v，vcc脚有0.1uf+1uf去耦电容，所有gpio悬空。
测试方法：给vcc快速上电
测试结果：触发闩锁效应（latch-up）
分析：vcc上电速度符合要求，但从上电波形上看，上电后vcc仍有过冲至6v~7v现象，和接0.1uf去耦电容差别不大，推测过冲触发闩锁效应（latch-up）。
场景三：vcc波形图
场景四
测试条件：vcc=5.5v，vcc脚有0.1uf+1uf去耦电容，所有gpio悬空。
测试方法：给vcc快速下电（模拟外部强负载情形）
测试结果：触发闩锁效应（latch-up）
分析：vcc电压快速跌落，形成vcc下冲至过低现象，推测下冲触发闩锁效应（latch-up）。由于触发了闩锁效应（latch-up）以及设置了200ma限流, vcc无法重新恢复到5.5v。
场景四：vcc波形图
场景五
测试条件：vcc=5.5v，vcc脚有0.1uf+1uf去耦电容，并串有1欧姆电阻，将某io口直接接到电源。
测试方法：给vcc快速上电
测试结果：触发闩锁效应（latch-up）
分析：上电瞬间，io口电压高于vcc，容易触发latch up。
场景五：电路图
以上五种场景都是可能触发闩锁效应(latch-up)问题的场景，改善措施及参考原理图如下：
1. 抑制mcu端vcc在上电或下电瞬间产生过冲或下冲现象，在电源和芯片vcc之间串入1欧姆电阻，并在芯片vcc上加0.1uf和1uf去耦电容。
2.避免默认需要高电平的io口直接接到电源现象，需要通过1k或以上的上拉电阻上拉至电源。
参考原理图
通过以上改善措施，测得vcc电源波形如下，由于有电阻和电容的抑制，vcc上没有出现过冲现象，测试结果完全不会触发触发闩锁效应（latch-up）。
改善后的vcc波形
闩锁效应预防措施总结
从上述闩锁效应的产生机理、触发场景模拟和改善措施的测试结果可以看到，触发闩锁效应（latch-up）问题的有很多的因素，要防止闩锁效应（latch-up），大致有两方面措施：一是从芯片的角度讲，可以通过芯片工艺的改进和设计的优化来消除闩锁的危险，二是从应用的角度讲，可以通过一些预防措施，降低触发闩锁效应（latch-up）的几率，具体如：
1）在输入端和输出端加钳位电路，使输入和输出不超过规定电压。
2）芯片的电源输入端加去耦电容，防止vcc端出现瞬间的高压。
3）在vcc和外电源之间加限流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启cmos电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭cmos电路的电源。
来源：航顺芯片
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静电是一种看不见的破坏力，会对电子元器件产生影响。静电放电(esd)和相关的电压瞬变都会引起闩锁效应（latch-up），是半导体器件失效的主要原因之一。应该看到，如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、eos（电过载）和器件损坏。
由于mos工艺含有许多内在的双极型晶体管，在cmos工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致vdd和vss线的短路，从而通常会破坏芯片，或者引起系统错误。
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②当其中一个bjt的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个bjt，从而使两个bjt因触发而导通（通常情况下是pnp比较容易触发起来），vdd至gnd（vss）间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源和地之间的漏电，即锁定状态。闩锁效应（latch-up）由此而产生。
闩锁效应触发场景模拟
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场景一
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测试结果：触发闩锁效应（latch-up）
分析：如下图所示，vcc上电速度符合要求，理论不会触发latch up，但从上电波形上看，上电后vcc有过冲至6v~7v，甚至更高，推测过冲触发闩锁效应（latch-up）。
场景一：vcc波形图
场景二
测试条件：vcc=5.5v，vcc脚有0.1uf去耦电容，所有gpio悬空。
测试方法：给vcc快速上电
测试结果：触发闩锁效应（latch-up）
分析：vcc上电速度符合要求，但从上电波形上看，上电后vcc有过冲现象，甚至比场景一更严重，推测过冲触发闩锁效应（latch-up）。
场景二：vcc波形图
场景三
测试条件：vcc=5.5v，vcc脚有0.1uf+1uf去耦电容，所有gpio悬空。
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分析：vcc上电速度符合要求，但从上电波形上看，上电后vcc仍有过冲至6v~7v现象，和接0.1uf去耦电容差别不大，推测过冲触发闩锁效应（latch-up）。
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场景四
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分析：上电瞬间，io口电压高于vcc，容易触发latch up。
场景五：电路图
以上五种场景都是可能触发闩锁效应(latch-up)问题的场景，改善措施及参考原理图如下：
1. 抑制mcu端vcc在上电或下电瞬间产生过冲或下冲现象，在电源和芯片vcc之间串入1欧姆电阻，并在芯片vcc上加0.1uf和1uf去耦电容。
2.避免默认需要高电平的io口直接接到电源现象，需要通过1k或以上的上拉电阻上拉至电源。
参考原理图
通过以上改善措施，测得vcc电源波形如下，由于有电阻和电容的抑制，vcc上没有出现过冲现象，测试结果完全不会触发触发闩锁效应（latch-up）。
改善后的vcc波形
闩锁效应预防措施总结
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1）在输入端和输出端加钳位电路，使输入和输出不超过规定电压。
2）芯片的电源输入端加去耦电容，防止vcc端出现瞬间的高压。
3）在vcc和外电源之间加限流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启cmos电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭cmos电路的电源。
来源：航顺芯片
ADI推出第二系列四通道DAC AD5686和AD5696
服务器防御DDOS的方法
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