浅谈ZYNQ芯片架构解析
基于 zynq 实现复杂嵌入式系统非常便利，其应用领域也越来越广泛，本文来从对 zynq 芯片架构的理解来谈谈个人体会。
zynq 主要由两大部分组成：
处理系统 ps（processing system）：
上图左上部分即是 ps 部分，包括：
同构双核 arm cortex a9 的对称多处理器 （symmetric multi-processing，smp）
丰富的外设，2×spi，2×i2c，2×can，2×uart，2×sdio，2×usb，2×gige，gpio
静态存储控制器：quad-spi，nand，nor
动态存储控制器：ddr3，ddr2，lpddr2
可编程逻辑 pl（programmable logic）：兼容赛灵思 7 系列 fpga
基于 artix™的芯片：z-7010 以及 z-7020
基于 kintex™的芯片：z-7030 以及 z-7045
zynq 处理系统端 ps 所有的外设都连接在 amba（advanced microcontroller bus architecture）总线，而基于 fpga 设计的 ip 则可以通过 axi 接口挂载在 amba 总线上，从而实现内部各组件的互联互通。这里涉及到两个概念：
amba 总线，熟悉 arm 架构的朋友应该都大致了解， amba 是 arm 公司的注册商标。是一种用于片上系统（soc）设计中功能块的连接和管理的开放标准片上互连规范。它促进了具有总线结构及多控制器或组件的多核处理器设计开发。自成立以来，amba 已广为应用，远远超出了微控制器设备领域。如今，amba 已广泛用于各种 asic 和 soc 部件，包括在现代便携式移动设备中使用的应用处理器。
高级可扩展接口 axi（advanced extensible interface）：是 arm 公司 amba 3.0 和 amba 4.0 规范的一部分，是并行高性能，同步，高频，多主机，多从机通讯接口，主要设计用于片上通讯。为啥说 axi 是 amba 的一部分，看看下面两个图就可以比较清晰的了解。
zynq 的高度灵活性
灵活的 ps 端 io 复用
multiplexed i/o （mio）：ps 端外设 io 复用，这是什么概念呢？前面介绍了 zynq 主要分 ps/pl 两大组成模块，ps 端前面介绍的外设如 usb/can/gpio/uart 等都必要需要引脚与外界打交道，这里所谓的复用与常见的单片机、处理器里引脚复用的概念一样。但是（这里划重点），zynq 具有高达 54 个 ps 引脚支持 mio，mio 具有非常高的灵活度以达到灵活配置，这给硬件设计、pcb 布板带来了极大的便利！，mio 的配置利用 vivado 软件可以实现灵活配置，如下图所示。
硬件工程师往往发现对一个复杂的系统的布局布线，常常会很困难，也常因为不合理的布局布线而陷入 emc 深坑。zynq 的 io 引脚高度灵活性，无疑在电路设计方面提供极大的方便，可实现非常灵活的 pcb 布局布线。从而在 emc 性能改善方面带来了很大便利。
灵活的 ps-pl 互连接口
extended multiplexed i/o （emio） ：扩展 mio，如果想通过 ps 来访问 pl 又不想浪费 axi 总线时，就可以通过 emio 接口来访问 pl。54 个 i/o 中，其中一部分只能用于 mio，大部分可以用于 mio 或 emio，少量引脚只能通过 emio 访问。
如上图，比如 i2c0 则可以通过 emio 映射到 pl 端的引脚输出，这无疑又增加了更多的灵活性！
ps-pl 接口 hp0-hp3：如上架构图中 axi high-performance slave ports （hp0-hp3） 实现了 ps-pl 的接口
可配置的 32 位或 64 位数据宽度
只能访问片上存储器 ocm（on chip memory）和 ddr
axi fifo 接口（afi）利用 1kb fifos 来缓冲大数据传输
ps-pl 接口 gp0-gp1：如上架构图中 axi general-purpose ports
两个 ps 主接口连接到 pl 的两个从设备
32 位数据宽度
一个连接到 cpu 内存的 64 位加速器一致端口（acp）axi 从接口，acp 是 scu （一致性控制单元）上的一个 64 位从机接口，实现从 pl 到 ps 的异步 cache 一致性接入点。acp 是可以被很多 pl 主机所访问的，用以实现和 apu 处理器相同的方式访问存储子系统。这能达到提升整体性能、改善功耗和简化软件的效果。acp 接口的表现和标准的 axi 从机接口是一样的，支持大多数标准读和写的操作而不需要在 pl 部件中加入额外的一致性操作。
dma， 中断， 事件信号：
处理器事件总线信号事件信息到 cpu
pl 外设 ip 中断到 ps 通用中断控制器（gic）
四个 dma 通道 rdy/ack 信号
扩展多路复用 i/o （emio）允许 ps 外设端口访问 pl 逻辑和设备 i/o 引脚。
时钟以及复位信号：
四个 ps 时钟带使能控制连接到 pl
四个 ps 复位信号连接到 pl
灵活的时钟系统
ps 时钟源：
ps 端具有 4 个外部时钟源引脚
ps 端具有 3 个 pll 时钟模块
ps 端具有 4 个时钟源可输出到 pl
pl 端具有 7 个时钟源
pl 端时钟源域相对 ps 端不同
pl 端时钟可灵活来自 pl 端外部引脚，因为 fpga 的硬可编程性，完全灵活配置
也可使用 ps 端的 4 个时钟源
注意
pl 和 ps 之间的时钟同步是由 ps 端处理
pl 不能提供时钟给 ps 使用
丰富的 ip 库
zynq 是一种 soc，具有大量的标准 ip，这些部件不再需要重新设计而直接可用。以这样的方式提升了设计抽象层级，加上重用预先测试和验证过的部件，开发将被加速，而成本则可以降低。就像常说的：“ 为什么要重新发明轮子呢？”。
vivado 内置了大量的 ip 可供使用，比如数学计算 ip，信号处理 ip、图像视频处理 ip，通信互连（以太网、dds、调制、软件无线电、错误校验）、处理器 ip（microblaze 等）、甚至人工智能算法 ip。
比如信号处理 ip，由于采用 fpga 硬逻辑实现信号处理无需 cpu 计算，对于实现复杂的信号运算（比如实现一个非常高阶的 fir 滤波、多点 fft 计算）具有非常大优势。
双 arm 硬核处理器
如架构图，zynq 内置了双 arm cortex-a9 硬核，对软件设计提供了极大的灵活性，在该处理器上可运行 linux，android 等复杂的操作系统，相比常规 fpga 嵌软核 ip 的做法具有更强大的运算处理能力，你可能会说其处理器的运算能力相比时下的其他 arm 芯片或稍有不足，但基本能满足常规的医疗、工业领域等嵌入式系统应用需求。
pl/ps 的有机结合
通过前面的简要分析介绍，不难发现 pl 可编程硬件逻辑及处理器单元的结合做的非常好。
pl 端：可设计出高灵活的外设系统，同时可编程硬件逻辑电路，可实现真正的硬并行处理、硬实时系统
ps 端：pl 端与 ps 的有机结合，有可实现对这种高灵活、硬并行、硬实时处理系统实现集中软件管理
试想，如果一个系统需要实现硬实时、硬并行，复杂外设互连系统：
或许会采用多微控制器（比如单片机）+处理器方案，微处理器实现实时需求，处理器运行 linux 实现上层业务逻辑的方式。
或者采用 fpga+处理器来实现。
这两种方案技术复杂度都非常高，硬件电路 pcb 设计比较复杂，软件开发以及维护也会增加复杂度。而 zynq 则可以很好的解决此类系统设计需求，真正做到 system on chip，这也是 soc 的一个很好的体现。
总结一下
zynq 这种高度灵活性，丰富的外设，丰富的 ip 库，以及 vivado 强大易用的开发环境，对使用 zynq 进行嵌入式系统设计带来了非常多优势。
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处理系统 ps（processing system）：
上图左上部分即是 ps 部分，包括：
同构双核 arm cortex a9 的对称多处理器 （symmetric multi-processing，smp）
丰富的外设，2×spi，2×i2c，2×can，2×uart，2×sdio，2×usb，2×gige，gpio
静态存储控制器：quad-spi，nand，nor
动态存储控制器：ddr3，ddr2，lpddr2
可编程逻辑 pl（programmable logic）：兼容赛灵思 7 系列 fpga
基于 artix™的芯片：z-7010 以及 z-7020
基于 kintex™的芯片：z-7030 以及 z-7045
zynq 处理系统端 ps 所有的外设都连接在 amba（advanced microcontroller bus architecture）总线，而基于 fpga 设计的 ip 则可以通过 axi 接口挂载在 amba 总线上，从而实现内部各组件的互联互通。这里涉及到两个概念：
amba 总线，熟悉 arm 架构的朋友应该都大致了解， amba 是 arm 公司的注册商标。是一种用于片上系统（soc）设计中功能块的连接和管理的开放标准片上互连规范。它促进了具有总线结构及多控制器或组件的多核处理器设计开发。自成立以来，amba 已广为应用，远远超出了微控制器设备领域。如今，amba 已广泛用于各种 asic 和 soc 部件，包括在现代便携式移动设备中使用的应用处理器。
高级可扩展接口 axi（advanced extensible interface）：是 arm 公司 amba 3.0 和 amba 4.0 规范的一部分，是并行高性能，同步，高频，多主机，多从机通讯接口，主要设计用于片上通讯。为啥说 axi 是 amba 的一部分，看看下面两个图就可以比较清晰的了解。
zynq 的高度灵活性
灵活的 ps 端 io 复用
multiplexed i/o （mio）：ps 端外设 io 复用，这是什么概念呢？前面介绍了 zynq 主要分 ps/pl 两大组成模块，ps 端前面介绍的外设如 usb/can/gpio/uart 等都必要需要引脚与外界打交道，这里所谓的复用与常见的单片机、处理器里引脚复用的概念一样。但是（这里划重点），zynq 具有高达 54 个 ps 引脚支持 mio，mio 具有非常高的灵活度以达到灵活配置，这给硬件设计、pcb 布板带来了极大的便利！，mio 的配置利用 vivado 软件可以实现灵活配置，如下图所示。
硬件工程师往往发现对一个复杂的系统的布局布线，常常会很困难，也常因为不合理的布局布线而陷入 emc 深坑。zynq 的 io 引脚高度灵活性，无疑在电路设计方面提供极大的方便，可实现非常灵活的 pcb 布局布线。从而在 emc 性能改善方面带来了很大便利。
灵活的 ps-pl 互连接口
extended multiplexed i/o （emio） ：扩展 mio，如果想通过 ps 来访问 pl 又不想浪费 axi 总线时，就可以通过 emio 接口来访问 pl。54 个 i/o 中，其中一部分只能用于 mio，大部分可以用于 mio 或 emio，少量引脚只能通过 emio 访问。
如上图，比如 i2c0 则可以通过 emio 映射到 pl 端的引脚输出，这无疑又增加了更多的灵活性！
ps-pl 接口 hp0-hp3：如上架构图中 axi high-performance slave ports （hp0-hp3） 实现了 ps-pl 的接口
可配置的 32 位或 64 位数据宽度
只能访问片上存储器 ocm（on chip memory）和 ddr
axi fifo 接口（afi）利用 1kb fifos 来缓冲大数据传输
ps-pl 接口 gp0-gp1：如上架构图中 axi general-purpose ports
两个 ps 主接口连接到 pl 的两个从设备
32 位数据宽度
一个连接到 cpu 内存的 64 位加速器一致端口（acp）axi 从接口，acp 是 scu （一致性控制单元）上的一个 64 位从机接口，实现从 pl 到 ps 的异步 cache 一致性接入点。acp 是可以被很多 pl 主机所访问的，用以实现和 apu 处理器相同的方式访问存储子系统。这能达到提升整体性能、改善功耗和简化软件的效果。acp 接口的表现和标准的 axi 从机接口是一样的，支持大多数标准读和写的操作而不需要在 pl 部件中加入额外的一致性操作。
dma， 中断， 事件信号：
处理器事件总线信号事件信息到 cpu
pl 外设 ip 中断到 ps 通用中断控制器（gic）
四个 dma 通道 rdy/ack 信号
扩展多路复用 i/o （emio）允许 ps 外设端口访问 pl 逻辑和设备 i/o 引脚。
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ps 时钟源：
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注意
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