PCI SIG公布0.71版PCI Express3.0规格
最近 pci sig 公布了过渡性0.71版 pci express 3.0 规格，支援8 gigatransfers；该标准组织打算在2011年初展开产品兼容性测试。
新版pci express规格的速度等级得支援最近 ieee 所通过的40/100gbp乙太网络标准配接卡，也会用于高阶绘图卡、新一代 infiniband 互连、快闪存储器硬盘等高资料吞吐量的相关应用。「我不认为我们错失任何机会；」pci sig 主席、ibm芯片开发部门的al yanes在接受采访时表示：「我们的成员公司都能接受这样的时程。」
yanes指出，40g以太网络还没到位，该组织成员公司还在开发相关产品；pci sig串列通讯工作小组主席、intel资深工程师ramin neshati补充解释：「那是一个不断尝试错误的过程，这也是为什么我们不喜欢有时间表。」
「某天我们某成员公司可能说标准规格很ok，但又有某天别家公司可能会说“你们有考虑到声波、温度或湿度问题，以及可能对产品设计造成的影响吗？”；」neshati表示：「这是一个活生生的产业环境，人们来自各种资料领域、状况各不相同，所以我们往往得回过头看看错误在哪里，好让大家能脚步一致继续前进。」
新版标准延迟的因素，还包括支援最大频宽8ghz资料传输速率所需的、复杂的等化(equalization)与编码(encoding)程序。在6月初公布的0.71版规格，详述了训练序列(training sequence)、适当的直流传输平衡(balance a dc transmission)，以及推导讯号时脉(derive a signal clock)所需的改变。
此外并明示工程师必须至少在接收器中采用1-tap决策回授等化器(decision feedback equalization，dfe)，以及在传送器采用3-tap连续线性等化器(continuous linear equalization)。
加拿大芯片供应商gennum就在2009年宣布，该公司已可提供支援5-tap dfe的 pcie 3.0 控制器芯片与实体层功能区块ip授权。
高阶通讯芯片在某些状况下已经内含了多层次的等化器，不过对主流pc芯片以及主机板供应商等pci express使用大户来说，却是新技术。相较之下，第一版的pcie规格支援2.5ghz资料传输速率，只使用单一静态层(single static level)的解加强(de-emphasis)电路；第二版规格传输速率提高到了5ghz，则使用了两层的解加强电路。
3.0版pci express是首度采用dfe，以及传送/接收器在启动时间协商(negotiate)讯号解加强电路层级的动态特征。这个版本的pcie也是第一个从8b/10b编码，转向更趋复杂但有效率的128b/130b方法。
在8ghz等级速度，传递讯号通道的质量也首度纳入考量。为此pci sig将公布简易的s参数来描述pcie 3.0通道，并为该新版规格发表一款基础的开放源码通道测试工具；这也是pci sig第一次发表这类工具。yanes表示，该组织希望厂商在发表主机板设计之前就能确定其可运作性：「我们试图让一切都顺利进行。」
pci express 3.0也被设定为能向下兼容旧板规格，yanes预期需要65奈米以下制程支援，大多使用45奈米技术。新版规格产品测试将在明年初正式展开，pci sig将在2011年秋天公布兼容产品清单：「现在已有部分pcie 3.0产品，但我们不会在官方测试工作完成之前公开为任何产品背书。」
ramin补充指出，0.7~0.9版的3.0规格，之间还是会有一些可能影响芯片设计的改变，而采用这些版本推出产品的厂商得自担风险；不过到了0.9~1.0版，就不会有任何影响芯片设计的改变。目前已经有不只一家的pci sig成员厂商开发出pcie 3.0测试芯片，其中部分芯片测试资料也分享给3.0版规格工作小组，以进行规格验证。
「直到最终版3.0规格定案，我们才会思考下一步行动；因此2010与2011年大部份时间，我们将专注于完成3.0规格兼容产品的认证。」ramin表示：「要到明年以后，我们才会有更多3.0规格以后的事情可说。」
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新版标准延迟的因素，还包括支援最大频宽8ghz资料传输速率所需的、复杂的等化(equalization)与编码(encoding)程序。在6月初公布的0.71版规格，详述了训练序列(training sequence)、适当的直流传输平衡(balance a dc transmission)，以及推导讯号时脉(derive a signal clock)所需的改变。
此外并明示工程师必须至少在接收器中采用1-tap决策回授等化器(decision feedback equalization，dfe)，以及在传送器采用3-tap连续线性等化器(continuous linear equalization)。
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ramin补充指出，0.7~0.9版的3.0规格，之间还是会有一些可能影响芯片设计的改变，而采用这些版本推出产品的厂商得自担风险；不过到了0.9~1.0版，就不会有任何影响芯片设计的改变。目前已经有不只一家的pci sig成员厂商开发出pcie 3.0测试芯片，其中部分芯片测试资料也分享给3.0版规格工作小组，以进行规格验证。
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