低触发电压的可控硅结构保护电路设计的详细介绍
低触发电压的可控硅 esd 保护结构的设计
摘要：当前的集成电路设计中大量采用了可控硅的设计结构来进行 esd 的保护，但是一般的scr 保护结构很难满足现在低电压，以及一些特殊要求的集成电路 esd 保护的要求。研究一种低触发电压的可控硅结构保护电路，通过和工艺寄生参数的结合，满足了低触发电压的设计要求。
关键词：集成电路设计；静电保护；可控硅结构；触发电流
1 引言
静电放电（esd）对 cmos 集成电路的可靠性构成了很大威胁[1]。随着集成电路设计水平的提高和应用领域的扩大，对于 cmos 集成电路来说，由于特征尺寸较小，电源电压较低，esd 保护仅仅采用传统的二极管结构已经不能满足要求。目前广泛使用的 esd 保护电路中，可控硅（scr）结构具有单位面积下最高的 esd 保护性能[2]，同时具有很好的大电流特性[3]。如图 1 所示，是常用的 scr 结构示意图。
在 p 型衬底上有相邻的 n 阱及 p 阱, p 阱中的 p 型注入区，p 阱中的 n 型注入区，n 阱中的 p 型注入区，n 阱中的 n 型注入区组成了 pnpn 半导体结构。
图 2 为图 1 所示 scr 保护结构的等效电路图。其结构包含一个寄生 pnp 三极管 q1，一个寄生 npn 三极管 q2，以及寄生电阻 r1，r2。
图 1 所示 scr 保护结构的触发电压为 p 阱和 n 阱所形成 pn 结的雪崩击穿电压。一般情况下 p 阱和 n 阱的掺杂浓度较低，触发电压通常大于几十伏。在这种情况下，有可能 scr 保护结构还未开启，cmos 集成电路的内部电路由于 esd 放电而被损坏。
为了降低 scr 保护结构的触发电压，同时满足电路应用中大触发电流的要求，本文设计了一种改进的 scr 保护结构，可以有效地解决上述问题。
2 高触发电流和低开启电压的 scr 结构的设计
lvtscr 的设计原理。对于低压触发的 scr（low-voltage triggered scr，lvtscr）的设计结构，从 esd 放电的原理[4]来看，主要考虑在正向的 esd 脉冲下（即 i/o pad 为正电位，gnd 为零电位），器件中由 n 型注入区，p 阱，n 型注入区组成的 nmos 管会发生雪崩击穿,并导致寄生的 pnp 三极管，和寄生的 npn 三极管开启和泄放 esd 电流. 而在反向的 esd 脉冲下（即 i/o pad 为负电位，gnd 为零电位），整个 lvtscr 器件表现为一个正偏的二极管特性。由于 lvtscr的触发电压为器件内的 nmos 管的雪崩击穿电压，lvtscr 保护结构的触发电压远远小于图 1 中所示的scr 保护结构[5]。
但是，实际应用表明，scr 器件的失效部位绝大多数是在发生雪崩击穿的 nmos 管上。nmos 管虽然降低了整个 scr 保护结构的触发电压，但是它的esd 水平限制了 scr 保护结构的 esd 防护水平。
根据上述设计原理，本文提出的低触发电压的可控硅（scr）静电放电保护器件，能充分发挥 scr 结构具有的大电流特性和保护能力，提供一个较高的esd 防护水平,具体结构见图 3。
本文提出的可控硅结构包括 p 型衬底，p 型衬底上通过注入形成 n 阱和 p 阱区域。在 n 阱区域内通过注入形成 n 型注入区和 p 型注入区，n 型注入区和 p 型注入区与器件的第一输入端 i/o pad 相连。在 p 阱区域内包含有 n 型注入区和 p 型注入区。两个 n 型注入区之间的表面具有栅氧化层，栅氧化层的表面是通过多晶硅淀积形成的栅极。n 型注入区通过一个电阻与器件的第一输入端 i/o pad 相连，n 型注入区，p 型注入区和多晶硅栅极与器件的第二输入端 gnd 相连。
与现有的 scr 结构比较，本文提出的静电放电保护结构中，p 阱内的 n 型注入区与器件的第一输入端 i/o pad 是通过一个电阻相连，而图三中nmos 管的漏极通过 n 阱与第一输入端 i/o pad 相连。现有的 scr 结构的失效部位绝大多数是在发生雪崩击穿的 nmos 管上。由于在正向的 esd 放电时（即 i/o pad 为正电位，gnd 为 零电位），除了前述的 pnpn 电流泄放通路外，nmos 管下方的 n 型注入区，p 阱，ｎ 型注入区所形成的寄生 npn 三极管也是 esd 电流的泄放通路。通常 npn 管的电流泄放能力不如 pnpn 结构，因此最先损坏的是上述的 nmos 管。
本文提出的静电放电保护结构与现有的 scr 不同之处在于 nmos 管的漏极与第一输入端 i/o pad是通过一个电阻相连，通过适当选择此电阻的阻值，可以限制流过 nmos 管下方寄生 npn 三极管的电流，以防止此三极管在 esd 放电时的损坏。电阻的阻值也不能选择得过大，否则上述的 pnpn 结构不足以被触发导通。在此条件下，本文提出的 scr 静电放电保护器件，电流泄放能力完全由 pnpn 结构决定，因此能充分发挥 scr 结构具有的大电流特性和保护能力，提供一个较高的 esd 防护水平。
3 scr 结构的实际电路应用
基于上述的设计考虑，在实际的多个电路中采用了上述的 lvtscr 结构，取得了很好的防护效果。具体的电路说明如下。
3.1 一般 input 的 scr 结构
对于输入端，加入了 pmos 和二极管的结构，来确保输入端对外部的正负 esd 脉冲都有保护能力（图 4）。
3.2 一般 output 的scr结构
对于输出端的保护，从实验结果来看，只采用 pmos+scr 的结构，也可以取得很好的保护效果（图 5）。
3.3 i2c i/o 口的 scr 结构
对于 i2c 的 i/o 结构，需要较大的触发电流来满足电路的功能。上述的结构，可以很好地满足设计的要求[6]。
通过上述结构的 scr 保护结构，可以达到 4 kv 的 esd 保护能力，同时器件的防止 latchup 的能力也大为提高。可以满足器件作为工业级的 esd 水平的应用（图 6）。
4 结语
scr 结构的设计很复杂，器件工艺、版图设计，以及具体的电路都会影响 esd 的实际水平。本文的设计思路可以应用到其他的 scr 设计中，esd 水平还可以得到一定的提高[7]。
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在 p 型衬底上有相邻的 n 阱及 p 阱, p 阱中的 p 型注入区，p 阱中的 n 型注入区，n 阱中的 p 型注入区，n 阱中的 n 型注入区组成了 pnpn 半导体结构。
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图 1 所示 scr 保护结构的触发电压为 p 阱和 n 阱所形成 pn 结的雪崩击穿电压。一般情况下 p 阱和 n 阱的掺杂浓度较低，触发电压通常大于几十伏。在这种情况下，有可能 scr 保护结构还未开启，cmos 集成电路的内部电路由于 esd 放电而被损坏。
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