PCB设计中时序参数的具体含义
时序就是为了维持数据信号与其参考时钟信号之间的相对位置，保证在时钟上升沿或者下降沿附近的数据能够维持稳定，这样数据就能被有效的读取。怎么让这些时序关系在系统运行中有效的实现呢？pcb设计中，是通过定义时序参数来实现的，下面就来看看这些时序参数的具体含义。
这里作者按照自己的理解把时序参数分成了三类，一类是用来描述驱动端的，一类是用来描述接收端的，还有一类是用来描述传输通道的。对于驱动端，描述它的时序参数是tco，tco是指时钟触发开始到有效数据输出的器件内部所有延时的总和。这个参数描述了最开始信号从芯片出来的时候，时钟与数据之间的一个位置关系。对于源同步时序，不是直接用tco来定义的，而是使用tvb和tva，如下图1
图1
图1中，tvb指的是在驱动端，时钟上升沿之前（before）数据的有效时间；tva指的是时钟上升沿之后，数据的有效时间。这些参数在驱动芯片手册上可以查到。
对于接收端，主要是建立时间和保持时间，这两个时序参数是时序分析中提到最多的两个参数，如下图2所示：
图2
看图2，有没有觉得和图1很相似呢，它们都是以时钟信号为参考。对于接收端来说，数据在时钟信号上升沿之前的有效时间称为建立时间，在时钟上升沿之后的叫保持时间。和驱动端对比，它们的叫法不一样罢了，定义方式都是相似的。时序分析的最终目的就是要保证数据被接收端有效的读取，所以我们在评估一个系统的时序是否满足要求，是通过评估建立时间和保持时间的裕量来实现的。
对于传输通道来说，是通过飞行时间来描述的。飞行时间包括最大飞行时间和最小飞行时间。最大最小飞行时间和传输线的长度有关，也和负载的轻重有关，负载较重会导致上升时间变缓，定义方式如下图3
在理解这些时序参数的含义之后，就可以进行时序裕量的计算了。这里以数据信号为例进行说明，我们知道，ddr总线中，数据信号是参考dqs的，在写方向：
data信号从驱动到接收总的延时为：tdata=tco_data+tflt_data （1）
dqs信号从驱动到接收总的延时为：tstrobe=tco_strobe+tflt_strobe+tdelay （2）
式中：tco和tflt分别代表数据、选通信号在器件的内部延迟和信号传输的飞行时间；tdelay是指数据信号和选通信号之间的延迟，由系统内延时器件决定。建立时序裕量的公式为：tsetup_margin=tstrobe-tdata-tsetup（3）
把式（1）和式（2）带入得式（3）得：
tsetup_margin=tco_strobe+tflt_strobe+tdelay- （tco_data+tflt_data）-tsetup（4）
式中：tsetup表示接收数据端数据的建立时间，从器件手册上获取；将数据和strobe信号在器件内的延时差异定义为tvb，其值从器件手册上获取；
tvb=tco_strobe+tdelay-tco_data （5）将pcb走线引起的延时差异，定义为tpcb_skew：tpcb_skew= tflt_data- tflt_strobe（6）将式（5）和式（6）带入式（4），这样可以得到一个简单的建立时间裕量方程：
tsetup_margin=tvb-tsetup- （tflt_data（max）-tflt_strobe（min））（7）
使用同样的方法分析，保持时间裕量：
thold_margin=（tco_strobe+tflt_strobe+tdelay）-（tco_data+tflt_data）-thold（9）
同样定义：
tva=tco_strobe+tdelay-tco_data（10）
tpcb_skew=tflt_data-tflt_strobe（11）
thold_margin=tva-thold+（tflt_data（min）-tflt_strobe（max））（12）
综上所述，我们可以看出，对于ddr的时序来说，影响时序裕量的关键因素是驱动芯片的tva与tvb，以及接收端的建立时间与保持时间。我们布线可以控制的只是数据与选通时钟之间的长度差值。数据线与数据选通线长度的差值有正负之分，从（7）和（9）式可以看出，建立时间很保持时间与tpcb_skew之间的关系，在增大建立时间的时候必然会牺牲保持时间。所以在布线的时候，数据与数据选通即dq与同组的dqs之间应该保持严格的等长，这样可以减少tpcb_skew，增大建立时间裕量。
时序问题是很复杂的，文中分析的情况没有考虑jitter与串扰。我们也很少会手动计算一个系统的时序关系，一般会借助软件分析。
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图1
图1中，tvb指的是在驱动端，时钟上升沿之前（before）数据的有效时间；tva指的是时钟上升沿之后，数据的有效时间。这些参数在驱动芯片手册上可以查到。
对于接收端，主要是建立时间和保持时间，这两个时序参数是时序分析中提到最多的两个参数，如下图2所示：
图2
看图2，有没有觉得和图1很相似呢，它们都是以时钟信号为参考。对于接收端来说，数据在时钟信号上升沿之前的有效时间称为建立时间，在时钟上升沿之后的叫保持时间。和驱动端对比，它们的叫法不一样罢了，定义方式都是相似的。时序分析的最终目的就是要保证数据被接收端有效的读取，所以我们在评估一个系统的时序是否满足要求，是通过评估建立时间和保持时间的裕量来实现的。
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data信号从驱动到接收总的延时为：tdata=tco_data+tflt_data （1）
dqs信号从驱动到接收总的延时为：tstrobe=tco_strobe+tflt_strobe+tdelay （2）
式中：tco和tflt分别代表数据、选通信号在器件的内部延迟和信号传输的飞行时间；tdelay是指数据信号和选通信号之间的延迟，由系统内延时器件决定。建立时序裕量的公式为：tsetup_margin=tstrobe-tdata-tsetup（3）
把式（1）和式（2）带入得式（3）得：
tsetup_margin=tco_strobe+tflt_strobe+tdelay- （tco_data+tflt_data）-tsetup（4）
式中：tsetup表示接收数据端数据的建立时间，从器件手册上获取；将数据和strobe信号在器件内的延时差异定义为tvb，其值从器件手册上获取；
tvb=tco_strobe+tdelay-tco_data （5）将pcb走线引起的延时差异，定义为tpcb_skew：tpcb_skew= tflt_data- tflt_strobe（6）将式（5）和式（6）带入式（4），这样可以得到一个简单的建立时间裕量方程：
tsetup_margin=tvb-tsetup- （tflt_data（max）-tflt_strobe（min））（7）
使用同样的方法分析，保持时间裕量：
thold_margin=（tco_strobe+tflt_strobe+tdelay）-（tco_data+tflt_data）-thold（9）
同样定义：
tva=tco_strobe+tdelay-tco_data（10）
tpcb_skew=tflt_data-tflt_strobe（11）
thold_margin=tva-thold+（tflt_data（min）-tflt_strobe（max））（12）
综上所述，我们可以看出，对于ddr的时序来说，影响时序裕量的关键因素是驱动芯片的tva与tvb，以及接收端的建立时间与保持时间。我们布线可以控制的只是数据与选通时钟之间的长度差值。数据线与数据选通线长度的差值有正负之分，从（7）和（9）式可以看出，建立时间很保持时间与tpcb_skew之间的关系，在增大建立时间的时候必然会牺牲保持时间。所以在布线的时候，数据与数据选通即dq与同组的dqs之间应该保持严格的等长，这样可以减少tpcb_skew，增大建立时间裕量。
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