用CPLD支持多个SD器件
用cpld支持多个sd器件
在一个系统中添加多个安全数字 (sd) 器件的需求日益增长。然而，大多数主机器件（如 intel pxa270、ti omap和qualcomm msm处理器）都只提供一个sd接口。幸运的是，使用复杂可编程逻辑器件（cpld）即可使主机器件支持任意数量的sd器件。本文详细讲述一种基于可缩放自动侦测双向多路复用器的设计。
图1所示为通用的cpld使用模型，可以为仅自带一个sd接口的给定主机器件集成任意数量的sd端口。cpld处于主机控制器和sd器件之间。这样，cpld便起到双向多路复用器的作用，使主机器件能够与选定的任意sd器件通信。更重要的是，这种设计没有方向控制引脚，也就是说cpld自动检测数据流方向。
图1 用cpld增加sd端口
这种实现方法极其灵活且可缩放，允许随意增减sd端口数量，还支持spi模式、1位数据模式和 4 位数据模式中任一种定义的sd卡模式。
在此类应用中使用cpld器件，主要目的是为主机控制器提供更多的sd端口，同时在主机器件与sd卡之间实现电平转换和逻辑隔离。图1所示为主机器件是1.8v而 sd器件是3.3v的情形。业界最新cpld的待机电流微不足道，而动态功耗极低。因此，在系统中集成一个复杂可编程逻辑器件不会显著影响功率预算。
符合sda规范
根据sda（安全数字协会）规范，一条sd总线只能支持一个sd器件。时钟引脚可以共用，但dat[3:0]和cmd线则必须由每个sd器件独占，如图2所示。
图2 sd系统总线拓扑结构
此参考设计完全符合sda规范。下面介绍当使用只有一条总线的控制器支持任意数量的sd 器件时如何满足上述要求。
cpld设计
图 3 所示为用此设计实现两个sd器件共用同一sd主机接口时的典型用法。从概念上讲，可以将这种设计视为和用作双向多路复用器。主机器件通过“选择”信号控制cpld，从而指示与哪个sd器件通信。一旦选中某个sd器件，cpld器件中的逻辑便自动检测数据流的方向，并且让数据相应流动（从主机器件流向sd卡，或者从sd卡流向主机器件）。此设计不需要方向控制引脚，因此使用方便。
图3 模块级图：双向多路复用器
当多路复用器相应切换时，主机器件可分别访问各sd器件，而不会影响另一sd器件的状态。如果主机器件和sd器件都未驱动数据，则cpld让系统处于默认的呈弱上拉状态的高阻抗。此电路的主要用途是加强主机器件的sd能力，但也可用此电路提供电平转换和/或逻辑隔离。
实现细节
图4所示为1:2双向多路复用器设计的实际逻辑电路，该设计可用vhdl语言描述。在初始或空闲状态下，主机器件和sd卡应处于呈弱上拉状态的高阻抗。因此，图4中的电路设计成对 cpld的输出缓冲器进行三态控制，从而使外部上拉电阻起作用。寄存器a (a_reg)和寄存器b (b_reg)都设计成在上电时初始化为逻辑“0”。
图4 两个sd器件的sd多路复用器电路
通过向 cpld 输入“选择”信号来选择sd卡。当“选择”信号为逻辑“0”时选择sd1，而当“选择”信号为逻辑“1”时选择sd2器件。为电路叙述简明起见，我们假设在以下讨论中主机器件只选择与sd1通信。
此设计的自动方向控制方面的实现方式为：当主机器件与sd1器件二者之一置为低时启动事务。例如，如果主机器件准备向 sd1 器件传送数据，则主机器件通过将a侧置为低来开始传送。在置为低时，电路中的逻辑检测到置低的下降沿，并且通过启用“b”输出缓冲器置为有效来响应，而“a”输出缓冲器仍保持无效状态。尤其是当a置为低时，会向a_reg的时钟输入传送一个上升沿。继时钟控制之后，a_reg的q输出变为逻辑“1”，从而阻止b_reg接收时钟控制事件。当a变为低时，逻辑门b1在a_reg时钟控制与触发的同时输出一个逻辑“1”。这样便可启用“b”输出缓冲器，而b最终会跟随a置为低。
反之，当a从低转为高时，逻辑门b1输出一个低信号，对b输出缓冲器进行三态控制。这样便通过外部上拉电阻强制b变为高。一旦a侧和b侧都变为高，则a_reg和b_reg 复位到0。此过程无限次重复。当sd1要向主机器件传送数据时，情况相反。另外，如果主机器件准备与sd2器件通信，则电路的“选择”信号输入置为逻辑“1”，其事件顺序与上述相似。
设计验证
1 仿真结果
对于此电路，用modelsim进行了广泛的功能和时序仿真，测试激励已经包括在vhdl 下载中。图5所示为部分仿真结果。
在图5的第一部分中，“选择”信号输入保持为低。白色虚线指示“弱1”状态，换言之就是表示上拉状态。在第一个事务中，主机器件尝试向sd1传送数据，sd1随即响应。紧接着，sd1器件尝试向主机器件传送数据，主机器件随即响应。当“选择”信号输入置为低时，会发生类似事件。主机器件向sd2器件传送数据，然后sd2器件向主机器件传送数据。
图5 仿真结果
2 硬件结果
xilinx制作了一块sd多路复用器演示板，并用该电路板验证了此双向多路复用设计。图 6 所示为该演示板，在中间位置有一个coolrunner-ii xc2c32a cpld。沿该板的上边缘是两个sd卡插槽。该板的最下部分是依照sd卡的实际尺寸设计的。图7所示为插在usb sd卡读卡器中的演示板。无论是第一张卡还是第二张卡，xc2c32a都能使pc与之完美地通信。
图6 xilinx sd多路复用器演示板
图7 插在usb sd卡读卡器中的xilinx演示板
器件资源占用率
表 1 列出了各种实现的器件资源占用率统计数据。如sda规范中所述，sd卡有三种定义的信令模式，即spi模式、1位数据传输模式和4位数据传输模式。此设计可轻松地适用于任意一种选定模式。该设计还允许使用任意数量的 sd 扩展端口，默认的vhdl代码设置为两个端口。
电压和电流考虑事项
sda规范对sd卡规定了严格的电压和电流要求。可编程逻辑器件功耗极低并且具有 i/o分组等功能，因此非常适合这种应用。i/o可以配置成 1.5v、1.8v、2.5v或3.3v，因此可以连接任何sd器件。cpld还包含i/o组，因而具有在处理器与sd卡之间进行电压转换的功能。
现有复杂可编程逻辑器件的极低功耗特性使待机工作电流低达 15μa。在系统中增加一个低功耗cpld对电流预算影响甚微。
结论
随着sd器件的推广，将越来越需要用主机控制器支持多个sd器件。本文针对这一问题提供了一种经过验证的解决方案。此解决方案让设计人员能够灵活地选择在一个系统中实现两个或更多sd器件。
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图1 用cpld增加sd端口
这种实现方法极其灵活且可缩放，允许随意增减sd端口数量，还支持spi模式、1位数据模式和 4 位数据模式中任一种定义的sd卡模式。
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符合sda规范
根据sda（安全数字协会）规范，一条sd总线只能支持一个sd器件。时钟引脚可以共用，但dat[3:0]和cmd线则必须由每个sd器件独占，如图2所示。
图2 sd系统总线拓扑结构
此参考设计完全符合sda规范。下面介绍当使用只有一条总线的控制器支持任意数量的sd 器件时如何满足上述要求。
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图3 模块级图：双向多路复用器
当多路复用器相应切换时，主机器件可分别访问各sd器件，而不会影响另一sd器件的状态。如果主机器件和sd器件都未驱动数据，则cpld让系统处于默认的呈弱上拉状态的高阻抗。此电路的主要用途是加强主机器件的sd能力，但也可用此电路提供电平转换和/或逻辑隔离。
实现细节
图4所示为1:2双向多路复用器设计的实际逻辑电路，该设计可用vhdl语言描述。在初始或空闲状态下，主机器件和sd卡应处于呈弱上拉状态的高阻抗。因此，图4中的电路设计成对 cpld的输出缓冲器进行三态控制，从而使外部上拉电阻起作用。寄存器a (a_reg)和寄存器b (b_reg)都设计成在上电时初始化为逻辑“0”。
图4 两个sd器件的sd多路复用器电路
通过向 cpld 输入“选择”信号来选择sd卡。当“选择”信号为逻辑“0”时选择sd1，而当“选择”信号为逻辑“1”时选择sd2器件。为电路叙述简明起见，我们假设在以下讨论中主机器件只选择与sd1通信。
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